آموزش VSD - جریان طراحی فیزیکی (Physical Design Flow) - آخرین آپدیت

سرفصل ها و درس ها

مرور کلی جریان طراحی فیزیکی Physical Design Flow Overview

• مراحل برنامه‌ریزی فضا Floor-Planning Steps

• اتصال نت‌لیست و بهینه‌سازی جای‌گذاری Netlist Binding And Placement Optimization

• زمان‌بندی جای‌گذاری و سنتز درخت کلاک Placement Timing And Clock Tree Synthesis

• شیلدینگ شبکه کلاک Clock Net Shielding

• مسیریابی، رفع خطاهای DRC، استخراج پارازیت‌ها و STA نهایی Route - DRC Clean - Parasitics Extraction - Final STA

برنامه‌ریزی فضای تراشه (Floorplanning) Floorplanning

• ضریب بهره‌وری و نسبت ابعادی (Aspect Ratio) Utilization Factor And Aspect Ratio

• مفهوم سلول‌های پیش‌جای‌گذاری شده Concept Of Pre-Placed Cells

• خازن‌های کوپلینگ‌زدا (Decoupling Capacitors) De-coupling Capacitors

• برنامه‌ریزی توان (Power Planning) Power Planning

• جای‌گذاری پین‌ها و بلوک‌های عدم جای‌گذاری سلول‌های منطقی Pin Placement And Logical Cell Placement Blockage

جای‌گذاری (Placement) Placement

• اتصال نت‌لیست و جای‌گذاری Net-list Binding And Placement

• بهینه‌سازی جای‌گذاری با استفاده از تخمین طول سیم و ظرفیت Optimize Placement Using Estimated Wire Length And Capacitance

• ادامه بهینه‌سازی جای‌گذاری Optimize Placement Conitnued

تحلیل زمان‌بندی با کلاک‌های ایده‌آل Timing Analysis With Ideal Clocks

• تحلیل زمان‌بندی Setup و معرفی زمان Setup فلیپ‌فلاپ Setup Timing Analysis And Introduction to Flip-Flop Setup Time

• مقدمه‌ای بر جیتر (Jitter) و عدم قطعیت کلاک Introduction To Clock Jitter and Uncertainty

• تحلیل زمان‌بندی Setup با چندین کلاک Setup Timing Analysis with Multiple Clocks

• تحلیل زمان‌بندی چند-کلاکه و معرفی بررسی Data Slew Multiple Clock Timing Analysis And Introduction To Data Slew Check

• بررسی Data Slew Data Slew Check

سنتز درخت کلاک و یکپارچگی سیگنال Clock Tree Synthesis And Signal Integrity

• مسیریابی درخت کلاک و بافرینگ با استفاده از الگوریتم H-Tree Clock Tree Routing And Buffering using H-Tree Algorithm

• کراستاک (Crosstalk) و شیلدینگ شبکه کلاک Crosstalk And Clock Net Shielding

• تحلیل زمان‌بندی استاتیک (STA) با کلاک‌های واقعی Static Timing Analysis With Real Clocks

• جمع‌بندی تحلیل زمان‌بندی Hold Hold Timing Analysis Concluded

• تحلیل زمان‌بندی Setup برای چندین کلاک با کلاک‌های واقعی Multiple Clocks Setup Timing Analysis With Real Clocks

مسیریابی و بررسی قوانین طراحی (DRC) Routing And Design Rule Check (DRC)

• مقدمه‌ای بر مسیریابی Maze و الگوریتم Lee Introduction to Maze Routing - Lee's Algorithm

• جمع‌بندی الگوریتم Lee Lee's Algorithm Conclusion

• بررسی قوانین طراحی (DRC) Design Rule Check

استخراج پارازیت‌ها Parasitics Extraction

• مقدمه‌ای بر فرمت IEEE 1481 1999 SPEF Introduction to IEEE 1481 - 1999 SPEF format

• نمایش یک NET در قالب SPEF SPEF Representation of a NET

• نمایش مقاومت و ظرفیت توزیع شده در SPEF Distributed Resistance And Capacitance Representation in SPEF

• توضیحات هدر SPEF، جمع‌بندی جریان طراحی فیزیکی و گام‌های بعدی SPEF Header Description, Physical Design Flow Conclusion and What Next !!

بونوس: پیشرفت‌های تکنولوژیک در دنیای متن‌باز Bonus - Technological advances happening in the world of opensource

• تکنولوژی آموزشی نسل بعد برای جریان طراحی VLSI Next Generation Education Technology for VLSI Design Flow