آموزش VSD - سنتز درخت ساعت (CTS) - بخش دوم - آخرین آپدیت

دانلود VSD - Clock Tree Synthesis - Part 2

نکته: ممکن هست محتوای این صفحه بروز نباشد ولی دانلود دوره آخرین آپدیت می باشد.
نمونه ویدیوها:
توضیحات دوره: VLSI - طراحی یک تراشه مانند ساخت یک شهر است!! بررسی کیفیت CTS (Skew، توان، تأخیر و غیره) ساختار H-Tree بررسی کیفیت H-Tree بافرمندی درخت ساعت (Clock Tree Buffering) H-Tree با بافر H-Tree با توزیع نامتقارن فلاپ‌ها H-Tree پیشرفته برای میلیون‌ها فلاپ سنتز درخت ساعت با در نظر گرفتن توان (Clock Gating) تحلیل زمان‌بندی استاتیک (STA) با درخت ساعت پیش نیازها: افرادی که دانش پایه در زمینه برق و الکترونیک دارند

این دوره در ادامه دوره «VLSI Academy - Clock tree synthesis - Part 1» است. بنابراین شدیداً توصیه می‌شود ابتدا بخش اول سنتز درخت ساعت را بگذرانید.

ساعت (Clock) بخش حیاتی هر تراشه VLSI است و این دوره شما را به سطح پیشرفته‌ای از ساخت درخت ساعت از صفر برای میلیون‌ها فلاپ می‌رساند.

در حالی که قصد داریم به زودی ویدیوها و دوره‌های تجربی بیشتری را به عنوان مکمل اضافه کنیم، این دوره دارای مثال‌ها و مشکلات واقعی است که در تراشه‌های واقعی با آن‌ها مواجه می‌شوید و حتی راهکارهای حل آن‌ها را ارائه می‌دهد.

ساختار دوره به شرح زیر است:

۱) مقدمه

۲) چک‌لیست بهینه‌سازی درخت ساعت

۳) نحوه ساخت درخت ساعت برای توزیع نامتقارن نقاط انتهایی ساعت

۴) سنتز درخت ساعت با مدیریت توان (Power Aware)

۵) تحلیل زمان‌بندی استاتیک با ساعت‌های واقعی

جالب به نظر می‌رسد، درست است؟! پس همین حالا شروع کنید و تجربه‌ای بی‌نظیر از یادگیری داشته باشید.

در کلاس می‌بینمتان!!


سرفصل ها و درس ها

مقدمه Introduction

  • مقدمه Introduction

چک‌لیست بهینه‌سازی درخت ساعت Clock Tree Optimization Checklist

  • چک‌لیست بهینه‌سازی Optimization Checklist

  • تکنیک کاهش جریان نشتی Leakage Current Reduction Technique

  • تکنیک کاهش جریان اتصال کوتاه Short Circuit Current Reduction Technique

  • بهینه‌سازی درخت ساعت Clock Tree Optimized

  • بررسی توان و تأخیر درخت ساعت بهینه‌شده Optimized Clock Tree Power And Latency Check

توزیع نامتقارن نقاط انتهایی ساعت Uneven Spread of Clock Endpoints

  • درخت ساعت برای توزیع نامتقارن نقاط انتهایی Clock Tree for Uneven Spread of Clock End Points

  • اتصالات منطقی به فیزیکی Logical to Physical Connections

  • چک‌لیست Checklist

  • H-Tree پیشرفته برای میلیون‌ها نقطه انتهایی با توزیع نامتقارن Advanced H-Tree for Million Flop clock endpoints with uneven spread

سنتز درخت ساعت با مدیریت توان Power Aware Clock Tree Synthesis

  • آشنایی با سلول‌های Clock Gating Introduction to clock gating cells

  • آشنایی با جداول تأخیر (Delay Tables) Introduction to Delay Tables

  • کاربرد جدول تأخیر - بخش اول Delay Table Usage - I

  • کاربرد جدول تأخیر - بخش دوم Delay Table Usage - II

  • تکنیک Clock Gating با استفاده از گیت AND و مسئله Skew Clock Gating Technique using AND Gate and Skew Issue

  • راهکار حل مسئله Skew Solution to Skew Issue

  • تکنیک Clock Gating با استفاده از گیت‌های AND و OR Clock Gating technique using both AND and OR gate

  • تکنیک Clock Gating با استفاده از گیت جامع NAND Clock Gating Technique using universal NAND gate

  • پیاده‌سازی Clock Gating روی تراشه واقعی و تأثیر آن بر توان Clock Gating Technique on real Chip and its impact on Power

تحلیل زمان‌بندی استاتیک Static Timing Analysis

  • تحلیل زمان‌بندی Setup با ساعت‌های واقعی Setup Timing Analysis with Real Clocks

  • آشنایی با زمان رسیدن داده، زمان مورد نیاز داده و Slack Introduction to Data Arrival Time, Data Required Time and Slack

  • تأثیر Skew نامتعادل بر زمان Setup Impact of unbalanced Skew on Setup Time

  • تحلیل زمان‌بندی Hold با ساعت‌های واقعی Hold Timing Analysis with Real Clocks

  • تأثیر Skew نامتعادل بر زمان Hold Impact of unbalanced Skew on Hold Time

جمع‌بندی Summary

  • مباحث آموخته شده و آنچه در آینده می‌آید!! Topics Learned and More to come!!

نمایش نظرات

آموزش VSD - سنتز درخت ساعت (CTS) - بخش دوم
جزییات دوره
4 hours
25
(آخرین آپدیت)
3,118
4.3 از 5
ندارد
دارد
دارد
Kunal Ghosh
جهت دریافت آخرین اخبار و آپدیت ها در کانال تلگرام عضو شوید.

Google Chrome Browser

Internet Download Manager

Pot Player

Winrar

Kunal Ghosh Kunal Ghosh

متخصص دیجیتال و ورود به سیستم در VLSI System Design (VSD) Kunal Ghosh مدیر و بنیانگذار VLSI System Design (VSD) Corp. Pvt است. پیش از راه اندازی VSD در سال 2017 ، کونال چندین سمت مدیریت فنی در واحد تجاری تراشه تست کوالکام داشت. وی در سال 2010 به کوالکام پیوست. وی طراحی فیزیکی و توسعه جریان STA تراشه های 28 نانومتری ، 16 نانومتری را هدایت کرد. در سال 2013 ، وی به عنوان مهندس برنامه فروش عمده ابزار Tempus STA به کادنس پیوست. کونال دارای مدرک کارشناسی ارشد مهندسی برق از انستیتوی فناوری هند (IIT) ، بمبئی ، هند و متخصص در زمینه طراحی VLSI و فناوری نانو است. دست در دست فناوری @ 1) MSM (تراشه های حالت ایستگاه موبایل) - تراشه های MSM برای مدولاسیون / تغییر شکل CDMA استفاده می شوند. این شامل DSP و ریز پردازنده ها برای اجرای برنامه هایی مانند مرور وب ، کنفرانس ویدیویی ، خدمات چندرسانه ای و غیره است. 2) تراشه های تست حافظه - تراشه های تست حافظه برای تأیید عملکرد حافظه سفارشی / کامپایلر 28 نانومتری و همچنین مشخص کردن زمان ، قدرت و بازده آنها استفاده می شود. 3) تراشه های تست DDR-PHY - تراشه های تست DDR-PHY اساساً برای انتقال داده با سرعت بالا آزمایش می شوند