آموزش مبانی تایید و سیستم Verilog

سرفصل ها و درس ها

معرفی Introduction

• مقدمه ای بر دوره و جریان طراحی معمولی VLSI Introduction to Course and Typical VLSI Design Flow

• نیاز به تایید چیست؟ What is need of verification?

• راستی آزمایی چیست؟ What is verification?

• چالش های فناوری Technology challenges

• گزینه های فناوری تأیید Verification technology options

• روش و رویکردهای راستی آزمایی Verification methodology and approaches

• طرح راستی آزمایی The verification plan

• تست سریع مفاهیم آموخته شده در این جلسه Quick test on concepts learned in this session

• نتیجه Conclusion

مبانی تست میز Testbench Fundamentals

• طراحی و تست میز Design and Testbench

• عملکرد پایه تست میز Basic Testbench Functionality

• تست مستقیم و تصادفی چیست What is Directed and Random Testing

• میز تست لایه ای Layered Testbench

• زبان های تایید Verification Languages

• چرا SystemVerilog؟ Why SystemVerilog?

• پشتیبانی ابزار برای SystemVerilog Tool Support for SystemVerilog

• اولین برنامه SystemVerilog First SystemVerilog Program

• اپراتورها و توابع داخلی Operators and Built-in Functions

• تست سریع مفاهیم آموخته شده در این جلسه Quick test on concepts learned in this session

• نتیجه Conclusion

انواع داده SystemVerilog SystemVerilog Data Types

• نوع منطقی The Logic Type

• آرایه اندازه ثابت Fixed Size Array

• آرایه های بسته بندی شده و بدون بسته بندی Packed and Unpacked Arrays

• آرایه های پویا Dynamic Arrays

• صف ها Queues

• آرایه های انجمنی Associative Arrays

• روش های آرایه Array Methods

• انتخاب نوع ذخیره سازی Choosing a Storage Type

• تست سریع مفاهیم آموخته شده در این جلسه Quick test on concepts learned in this session

• نتیجه Conclusion

انواع داده SystemVerilog ادامه دارد SystemVerilog Data Types Continued

• انواع داده های تعریف شده توسط کاربر User Defined Data Types

• بسته ها Packages

• تبدیل نوع Type Conversion

• شمارش ها Enumerations

• رشته های Strings

• نوع داده زمان Time Datatype

• تست سریع مفاهیم آموخته شده در این جلسه Quick test on concepts learned in this session

• نتیجه Conclusion

بیانیه های رویه ای در SystemVerilog Procedural Statements in SystemVerilog

• تکالیف مستمر و رویه ای Continous and Procedural Assignments

• انسداد و غیر مسدود کردن تکالیف BLocking and Non-blocking Assignments

• بیانیه های کنترل جریان و حلقه Flow Control and Looping Statements

• توابع در SystemVerilog Functions in SystemVerilog

• وظایف در SystemVerilog Tasks in SystemVerilog

• ذخیره سازی داده های محلی و راه اندازی متغیر در SystemVerilog Local Data Storage and Variable Initialization in SystemVerilog

• تست سریع مفاهیم آموخته شده در این جلسه Quick test on concepts learned in this session

• نتیجه Conclusion

رابط در SystemVerilog Interface in SystemVerilog

• نیاز به ایجاد یک رابط Need to Create an Interface

• چگونه یک رابط ایجاد کنیم How to Create an Interface

• توابع در یک رابط Functions in an Interface

• بلوک ساعت Clocking Block

• بلوک برنامه Program Block

• رابط های پیشرفته با استفاده از مرجع متقابل ماژول Advanced Interfaces using Cross Module Reference

• تست سریع مفاهیم آموخته شده در این جلسه Quick test on concepts learned in this session

• نتیجه Conclusion

خلاصه و موضوعات آینده Summary and Future Topics

• آموخته های این دوره و سوالات مصاحبه محبوب Learnings from this course and Popular Interview Questions