دسترسی سریع:

مسیر:

صفحه اصلی

🔔 با توجه به بهبود نسبی اینترنت، آماده‌سازی دوره‌ها آغاز شده است. به دلیل تداوم برخی اختلالات، بارگذاری دوره‌ها ممکن است با کمی تأخیر انجام شود. مدت اشتراک‌های تهیه‌شده محفوظ است.

لطفا جهت اطلاع از آخرین دوره ها و اخبار سایت در کانال تلگرام عضو شوید.

آموزش زبان SystemVerilog (SV) + نمایش پروژه - آخرین آپدیت

دانلود System Verilog (SV) Language + Project Demo

نکته: ممکن هست محتوای این صفحه بروز نباشد ولی دانلود دوره آخرین آپدیت می باشد.

نمونه ویدیوها: (صرفا برای مشاهده نمونه ویدیو، ممکن هست نیاز به شکن داشته باشید.)

توضیحات دوره:

دوره آموزشی SystemVerilog برای طراحی و اعتبارسنجی ASIC

این دوره آموزشی جامع، شما را با مفاهیم و کاربردهای SystemVerilog در فرآیند طراحی و اعتبارسنجی ASIC آشنا می‌کند. از مبتدی تا متخصص، با استفاده از این دوره می‌توانید مهارت‌های خود را ارتقا دهید و در این زمینه حرفه‌ای شوید.

سرفصل‌های دوره:

دوره به دو بخش اصلی تقسیم می‌شود که در ادامه به جزئیات آن‌ها می‌پردازیم:

پیش‌نیازها:

اصول دیجیتال
زبان Verilog
مبانی اعتبارسنجی
دستورات لینوکس

این دوره برای افراد با هر سطحی از دانش طراحی و اعتبارسنجی ASIC طراحی شده است و در عرض چند هفته می‌توان آن را یاد گرفت و تمرین کرد.

بخش اول:

جلسه 01 • معرفی فرآیند ASIC، طراحی و اعتبارسنجی، و مروری بر Verilog

آزمایشگاه 1 - توسعه Testbench با Verilog

جلسه 02 • معرفی SystemVerilog، انواع داده‌ها

آزمایشگاه 2 - برنامه‌نویسی با انواع داده‌های مختلف

جلسه 03 • عملگرها، دستورات کنترلی، حلقه‌ها

آزمایشگاه 3 - تمرین SystemVerilog

جلسه 04 • آرایه‌ها، صف‌ها

آزمایشگاه 4 - تمرین آرایه‌ها و صف‌ها

جلسه 05 • مفاهیم OOP، کلاس‌ها، اشیاء

بخش دوم:

جلسه 06 • تصادفی‌سازی و محدودیت‌ها

آزمایشگاه 6 - تصادفی‌سازی

جلسه 07 • ارتباط بین فرآیندها

آزمایشگاه 7 - استفاده از mailbox، Semaphores و صف‌ها

جلسه 08 • واسط‌ها (Interfaces)

آزمایشگاه 8 - استفاده از interfaces، mod port، clocking block

جلسه 09 • توسعه Testbench

آزمایشگاه 09 - استفاده از SystemVerilog برای driver/BFM

جلسه 10 • پوشش کد و عملکرد

آزمایشگاه 10 - شبیه‌سازی یک مثال برای پوشش

مباحث کلیدی دوره:

Verification در فرآیند ASIC
ساختارهای زبان SystemVerilog
کاربرد SystemVerilog در اعتبارسنجی
Testbench و تست‌ها
مفاهیم IP Verification
یادگیری زبان SystemVerilog برای اعتبارسنجی
توسعه Testbench و تست‌کیس‌های مبتنی بر SystemVerilog برای IP مورد نظر
مطالعه موردی: چگونگی اعتبارسنجی یک IP با استفاده از SystemVerilog

در طول دوره، کدهای مثال‌های مختلفی توضیح داده می‌شود. همچنین، برخی از برنامه‌ها در شبیه‌سازهای استاندارد صنعت شبیه‌سازی می‌شوند.

در این دوره، یک مثال پروتکل نیز بررسی می‌شود و کد testbench توسعه داده شده و تست‌کیس‌ها برای پروژه نوشته می‌شوند.

تکالیف ارائه شده به شما کمک می‌کند تا کدنویسی را تمرین کنید و از آن برای توسعه test bench و تست‌کیس‌ها استفاده نمایید.

سرفصل ها و درس ها

Verification in ASIC flow, System Verilog basics - Part I-اعتبارسنجی در جریان ASIC، مبانی System Verilog - بخش اول Verification in ASIC flow, System Verilog basics - Part I

ASIC Flow, Verilog Vs System Verilog-جریان ASIC، Verilog در مقابل System Verilog ASIC Flow, Verilog Vs System Verilog
System Verilog Features and Data Types-ویژگی‌ها و انواع داده System Verilog System Verilog Features and Data Types
SV Tasks, Functions and other advanced data types-تسک‌ها، توابع و انواع داده‌های پیشرفته SV SV Tasks, Functions and other advanced data types
Queues, Arrays-صف‌ها، آرایه‌ها Queues, Arrays
OOPS Concepts and Classes-مفاهیم OOPS و کلاس‌ها OOPS Concepts and Classes
Lab Assignment-تکلیف آزمایشگاه Lab Assignment

IP Verification using System Verilog - Part II-اعتبارسنجی IP با استفاده از System Verilog - بخش دوم IP Verification using System Verilog - Part II

Randomization and Constraints-تصادفی‌سازی و محدودیت‌ها Randomization and Constraints
Constraints and Inter process communication-محدودیت‌ها و ارتباط بین فرآیندی Constraints and Inter process communication
Interface and modports-واسط و modports Interface and modports
System Verilog Testbench for Memory Verification-Testbench System Verilog برای اعتبارسنجی حافظه System Verilog Testbench for Memory Verification
Functional Coverage- پوشش عملکردی Functional Coverage
Assignment and Project-تکلیف و پروژه Assignment and Project