آموزش Verilog HDL از طریق نمونه ها - آخرین آپدیت

سرفصل ها و درس ها

معرفی Introduction

• معرفی Introduction

• تفاوت بین زبانهای برنامه نویسی و زبانهای برنامه نویسی Difference between HDL and Programming Languages

درک کلیه اجزای اساسی کد Verilog Understanding all the basic components of Verilog code

• درک سطوح انتزاع در طراحی دیجیتال Understanding Levels of Abstraction in Digital Design

• سه نوع مدل سازی Three types of Modelling

• جریان اجرای کد Verilog The execution flow of a Verilog code

نوشتن اولین کد ما در Verilog - مثال 1 Writing our first code in Verilog - Example 1

• درک مدل سازی سطح گیت از طریق یک دروازه یا ساده Understanding Gate Level Modelling through a simple OR Gate

• تفاوت بین ثبات و سیم Difference between register and wire

• نوشتن اولین میز آزمایش Writing our first testbench

• تفسیر اولین شکل موج خروجی Interpreting our first output waveform

مدل سازی جریان داده و مدل سازی رفتاری برای مثال 1 Dataflow Modelling and Behavioral Modelling for Example 1

• درک مدل سازی جریان داده Understanding Dataflow Modelling

• درک رفتار یک سیستم برای کدگذاری آن در مدل سازی رفتاری Understanding the behaviour of a system to code it in Behavioral Modelling

مثال 2 - طراحی نیمه جمع کننده با استفاده از هر سه نوع مدل سازی Example 2 - Half adder design using all the three types of modelling

• پیاده سازی نیمه جمع کننده ها با استفاده از مدل سازی Gatelevel Implementing Half adders using Gatelevel Modelling

• پیاده سازی نیمه جمع کننده ها با استفاده از مدلسازی جریان داده Implementing Half adders using Dataflow Modelling

• اجرای رفتار Half adders Implementing the behaviour of Half adders

مثال 3 - طراحی کامل جمع کننده با استفاده از هر سه نوع مدل سازی Example 3 - Full adder design using all the three types of modelling

• جمع کننده های کامل با استفاده از مدل سازی سطح گیت ، کار برای حلقه Full Adders using Gate Level Modelling, Working of for loop

• مثال 3 با استفاده از مدلسازی جریان داده Example 3 using Dataflow Modelling

مثال 4- طراحی 4 بیتی Parallel Adder در Verilog Example 4 - 4 bit Parallel Adder design in Verilog

• 4 بیتی طراحی موازی موازی - نظریه 4 bit Parallel Adder Design - Theory

• پیاده سازی مدار 4 بیتی Parallel Adder Implementing a 4 bit Parallel Adder Circuit

مثال 5 - نگاه کنید به جلو Adder در Verilog Example 5 - Carry Look Ahead Adder in Verilog

• یک شهود در تأخیر تبلیغ An intuition on Propagation Delay

• مراحل طراحی برای Carry به جلو نگاه کنید Design Steps for Carry look ahead adder

• کد Verilog برای 4 بیتی Carry Look Ahead Adder Verilog code for 4 bit Carry Look Ahead Adder

مثال 6 - مبدل های کد در Verilog Example 6 - Code Converters in Verilog

• طراحی مبدل کد BCD به خاکستری {طراحی کامل} Designing a BCD to Gray Code Converter {Full Design}

• تبدیل BCD به خاکستری در Verilog BCD to Gray Conversion in Verilog

مثال 7 - مالتی پلکسرها و مالتی پلکسرها در Verilog Example 7 - Multiplexers and Demultiplexers in Verilog

• 37. همه چیز در مورد Multiplexers 37. All about Multiplexers

• Multiplexers و Demultiplexers در Verilog Multiplexers and Demultiplexers in Verilog

• تفاوت نوع تکالیف مسدود شده و غیر مسدود کننده Difference between Blocking and Non Blocking type of assignments

مثال 8 - طرح Flip Flop در Verilog Example 8 - Flip Flop Design in Verilog

• درک رفتار SR Flip Flops Understanding the behavior of SR Flip Flops

• طراحی SR Flip Flop در Verilog Designing a SR Flip Flop in Verilog

• تولید ساعت در Verilog ، نوشتن میز آزمایش برای S R Flipflop Clock Generation in Verilog, Writing testbench for S R Flipflop

• تجزیه و تحلیل شکل موج خروجی SR Flip Flop Analysing the output waveform of SR Flip Flop

• D Flipflop در Verilog D Flipflop in Verilog

• نوشتن یک میز آزمایش برای D Flip Flop Writing a testbench for D Flip Flop

مثال 9 - حساب مكمل یكی (بردارها در Verilog) Example 9 - One's complement arithmetic (Vectors in Verilog)

• مقدمه ای بر بردارها (آرایه ها) در Verilog Introduction to Vectors (Arrays) in Verilog

• پیاده سازی دقیق محاسبات مکمل یکی در Verilog Detailed Implementation of One's complement arithmetic in Verilog

مثال 10 - ایجاد FSM در Verilog Example 10 - Creating a FSM in Verilog

• ایجاد یک ماشین حالت محدود در Verilog - 30 دقیقه Creating a Finite State Machine in Verilog - 30 mins

• میز آزمایش برای FSM Testbench for the FSM

منابع Resources

• کدها را از اینجا بارگیری کنید! Download the codes here!