🔔 با توجه به بهبود نسبی اینترنت، آمادهسازی دورهها آغاز شده است. به دلیل تداوم برخی اختلالات، بارگذاری دورهها ممکن است با کمی تأخیر انجام شود. مدت اشتراکهای تهیهشده محفوظ است.
لطفا جهت اطلاع از آخرین دوره ها و اخبار سایت در
کانال تلگرام
عضو شوید.
آموزش برنامهنویسی کامل Verilog HDL با مثال و پروژهها
- آخرین آپدیت
دانلود Complete Verilog HDL programming with Examples and Projects
نکته:
ممکن هست محتوای این صفحه بروز نباشد ولی دانلود دوره آخرین آپدیت می باشد.
نمونه ویدیوها:
توضیحات دوره:
آموزش جامع و بهینه سازی شده Verilog HDL برای طراحی FPGA و ASIC
سرفصلهای دوره آموزش Verilog HDL
مبانی Verilog HDL: مفاهیم اساسی، جریان طراحی، سطوح مدلسازی، انواع داده، بُنچ تست (Test Bench)، وظایف (Tasks) و وظایف سیستمی (System Tasks)
ماشین حالت متناهی (FSM): طراحی و پیادهسازی با مثالهایی از مدلهای Mealy و Moore
پروژهها و مثالهای عملی: کنترلکننده حافظه، کنترلکننده FIFO، رمزگذار و رمزگشای کد همینگ (Hamming Code) برای تشخیص و تصحیح خطا
آشنایی با FPGA: مفاهیم پایه و نحوه بارگذاری فایل بیت (Bit File)
یادگیری برنامه نویسی Verilog HDL
در این دوره جامع، مفاهیم و ویژگیهای کلیدی زبان Verilog HDL را به همراه مقایسه با زبان C، مزایا و کاربردهای آن فرا خواهید گرفت. این آموزش برای افراد مبتدی و متخصصین طراحی شده است و از سطح مقدماتی تا کاربردی را پوشش میدهد.
جریان طراحی VLSI: FPGA در مقابل ASIC
با جریان طراحی در دنیای VLSI، شامل طراحی برای FPGA و ASIC، و همچنین تفاوتهای کلیدی بین این دو فناوری آشنا شوید.
متدولوژیهای مختلف طراحی در Verilog HDL
با سبکهای مختلف برنامه نویسی در Verilog HDL از جمله سطح گیت (Gate level)، جریان داده (Data flow)، رفتاری (Behavioral) و سطح سوئیچ (Switch level) آشنا شده و با مثالهای کاربردی آنها را درک کنید.
مدلسازی رفتاری با مفاهیم Blocking و Non-Blocking
درک عمیقی از مدلسازی رفتاری با تمرکز بر مفاهیم Blocking و Non-Blocking در Verilog HDL و مثالهای واقعی به دست آورید.
طراحی بُنچ تست (Test Bench) در Verilog
نحوه نوشتن بُنچ تستهای کارآمد در Verilog را با مثالهای عملی یاد بگیرید تا روند شبیهسازی و تست طراحیهای خود را بهبود بخشید. این بخش شامل مثالهایی مانند شمارنده، مولد پالس و تقسیمکننده کلاک (Clock Divider) است.
وظایف (Tasks) و وظایف سیستمی (System Tasks) در Verilog
با قابلیتهای وظایف و وظایف سیستمی در Verilog آشنا شوید و نحوه استفاده از آنها برای تولید داده تصادفی، عملیات فایل (خواندن و نوشتن) و بارگذاری داده در حافظه را با مثالهای کاربردی بیاموزید.
پیادهسازی ماشین حالت متناهی (FSM)
با جزئیات طراحی ماشین حالت متناهی (FSM) آشنا شوید، از جمله نحوه ترسیم دیاگرام، پیادهسازی در مدل سختافزاری و تبدیل آن به کد Verilog برای هر دو نوع Mealy و Moore، همراه با مثالهای متنوع.
پروژههای عملی طراحی FPGA
توانایی خود را در تحلیل و رویکرد به پروژهها با انجام پروژههای جامع مانند طراحی کنترلکننده حافظه، کنترلکننده FIFO و پیادهسازی تشخیص و تصحیح خطا با کد همینگ افزایش دهید.
مفاهیم پایه FPGA
با مفاهیم اساسی FPGA و فرآیند بارگذاری فایل بیت در FPGA آشنا شوید.
پیشنیازهای دوره
تمایل به یادگیری
آشنایی پایه با زبان C
آشنایی با مفاهیم طراحی دیجیتال (اختیاری)
سرفصل ها و درس ها
مقدمه دوره
Introduction to the course
پیشنمایش محتوای دوره
Preview - course content
نمونه برنامه در edaplayground
Sample program on edaplayground
مقدمهای بر Verilog HDL
Introduction to Verilog HDL
مبانی Verilog
Verilog fundamentals
جریان طراحی VLSI (FPGA & ASIC)
VLSI design flow ( FPGA & ASIC)
جریان طراحی VLSI (FPGA & ASIC)
VLSI Design flow (FPGA & ASIC)
FPGA در مقابل ASIC
FPGA vs ASIC
سه سطح توصیف طراحی Verilog
Three levels of verilog design Description
سه سطح توصیف طراحی Verilog
Three levels of verilog design Description
مثال: mux_2x1 با 3 مدل انتزاعی
Example: mux_2x1 with 3 abstracts models
ساختارهای زبان Verilog، انواع داده و دستورالعملهای کامپایلر
Verilog Language constructs, Data types & Compiler Directives
ساختارهای زبان - نظرات، کلمات کلیدی، شناسه، مشخصات عددی، عملگرها
Language constructs -Comments, keywords, identifier, Number specific, Operators
انواع داده - net، reg، integer، real، string، time، Parameter، Vector، Array، Memory
Datatypes - net,reg, integer, real, string, time, Parameter, Vector,Array,Memory
دستورالعملهای کامپایلر
Compiler Directives
ساختار برنامه Verilog
Verilog Program structure
ساختار برنامه Verilog - Module
Verilog Program Structure -Module
پورتها
Ports
قوانین اتصال پورت
Port Connection Rules
رویکردهای روشهای طراحی
Design Methodologies Approaches
مدلسازی سطح گیت
Gate level modeling
مقدمه مدل سطح گیت
Gate Level Model Introduction
مثال: 4x1 Mux
Example: 4x1 Mux
مثال: Full Adder
Example: Full Adder
بافرهای سه حالته با مثال
Tri-state Buffers with Examples
آرایه نمونه با مثال
Array of Instance with example
مدلسازی جریان داده
Data flow modeling
مدلسازی جریان داده: دستورالعمل assign
Data flow Modeling : assign statement
عملگرها
Operators
عملگرهای حسابی
Arithmetic Operators
عملگرهای منطقی
Logical Operators
مثال: Full Adder: عملگرهای منطقی
Example : Full Adder: Logical operators
مثال: Full Adder: عملگرهای حسابی
Example : Full Adder: Arithmetic operators
مثال: مبدل کد باینری به گری
Example: Binary to Gray code converter
Logical and , Logical or (&&, ||)
Logical and , Logical or (&&, ||)
عملگرهای شیفت: شیفت به چپ/راست
Shift operators : Left/right Shift
شیفت بدون عملگر شیفت، فقط با عملگر الحاق
Shifting without shift operator , just with concatenation operator
Surender Reddy T
نمایش نظرات