این دوره مقدمه ای بر طراحی مدارهای متوالی در سنتز سطح بالا (HLS) است. اهداف این دوره، توصیف، اشکال زدایی و پیاده سازی مدارهای منطقی متوالی بر روی FPGA با استفاده از زبان C/C++ بدون هیچ کمکی از HDL ها (مانند VHDL یا Verilog) است.
از نرمافزار و پلتفرمهای سختافزاری Xilinx HLS برای نمایش نمونهها و برنامههای کاربردی واقعی استفاده میکند. این دوره عمدتاً از مجموعه ابزار Xilinx Vitis-HLS برای توصیف، شبیه سازی و ترکیب یک توصیف طراحی سطح بالا در کد HDL معادل استفاده می کند. این دوره همچنین نحوه استفاده از IP آنالیز منطقی مجتمع (ILA) در Vivado را برای انجام اشکال زدایی بلادرنگ در برد Basys3 توضیح می دهد.
این دوره اولین دوره در نوع خود است که جریان و مهارت های طراحی HLS را همراه با مفاهیم مدار منطق دیجیتال از ابتدا ایجاد می کند. در طول دوره، چندین مثال را دنبال میکنید که مفاهیم و تکنیکهای HLS را توضیح میدهند. این دوره شامل آزمون ها و تمرین های متعددی برای تمرین و تسلط شما بر روش ها و رویکردهای پیشنهادی است. علاوه بر این، این دوره از سه پروژه هیجان انگیز برای کنار هم قرار دادن تمام مفاهیم توضیح داده شده برای طراحی مدارهای واقعی و کنترل کننده های سخت افزاری استفاده می کند.
این دوره دومین دوره از سری دوره های آموزشی HLS در طراحی ماژول های سخت افزاری و الگوریتم های شتاب بر روی یک FPGA هدف است. در حالی که این دوره بر مدارهای ترتیبی تمرکز دارد، اولین دوره نحوه توصیف مدارهای ترکیبی در HLS را توضیح می دهد. سایر دورههای این مجموعه نحوه استفاده از HLS در طراحی مدارهای منطقی پیشرفته، شتاب الگوریتم و سیستمهای ناهمگن ترکیبی CPU+ FPGA را توضیح میدهند.
دکتری
نمایش نظرات