آموزش سنتز سطح بالا برای FPGA، قسمت 2 - مدارهای متوالی

High-Level Synthesis for FPGA, Part 2 - Sequential Circuits

نکته: آخرین آپدیت رو دریافت میکنید حتی اگر این محتوا بروز نباشد.
نمونه ویدیوها:
توضیحات دوره: طراحی منطقی با Vitis-HLS طراحی مدارهای منطقی متوالی با زبان C/C++ با استفاده از رویکرد HLS درک مفاهیم اساسی سنتز سطح بالا (HLS) با استفاده از مفاهیم HLS برای طراحی مدارهای منطقی متوالی جریان طراحی HLS برای FPGAها کار با Xilinx Vitis-HLS مجموعه ابزار طراحی و Vivado نحوه تولید IPهای سخت افزاری RTL با استفاده از Vitis-HLS Writing C-testbench در HLS اجرای سه پروژه هیجان انگیز با HLS پیش نیازها: درک مفاهیم اساسی کدگذاری C/C++ "Synthesis سطح بالا برای FPGA، قسمت 1 - مدارهای ترکیبی" دوره ارزیابی BASYS3 مجموعه ابزارهای Xilinx Vitis-HLS و Vivado

این دوره مقدمه ای بر طراحی مدارهای متوالی در سنتز سطح بالا (HLS) است. اهداف این دوره، توصیف، اشکال زدایی و پیاده سازی مدارهای منطقی متوالی بر روی FPGA با استفاده از زبان C/C++ بدون هیچ کمکی از HDL ها (مانند VHDL یا Verilog) است.

از نرم‌افزار و پلت‌فرم‌های سخت‌افزاری Xilinx HLS برای نمایش نمونه‌ها و برنامه‌های کاربردی واقعی استفاده می‌کند. این دوره عمدتاً از مجموعه ابزار Xilinx Vitis-HLS برای توصیف، شبیه سازی و ترکیب یک توصیف طراحی سطح بالا در کد HDL معادل استفاده می کند. این دوره همچنین نحوه استفاده از IP آنالیز منطقی مجتمع (ILA) در Vivado را برای انجام اشکال زدایی بلادرنگ در برد Basys3 توضیح می دهد.

این دوره اولین دوره در نوع خود است که جریان و مهارت های طراحی HLS را همراه با مفاهیم مدار منطق دیجیتال از ابتدا ایجاد می کند. در طول دوره، چندین مثال را دنبال می‌کنید که مفاهیم و تکنیک‌های HLS را توضیح می‌دهند. این دوره شامل آزمون ها و تمرین های متعددی برای تمرین و تسلط شما بر روش ها و رویکردهای پیشنهادی است. علاوه بر این، این دوره از سه پروژه هیجان انگیز برای کنار هم قرار دادن تمام مفاهیم توضیح داده شده برای طراحی مدارهای واقعی و کنترل کننده های سخت افزاری استفاده می کند.

این دوره دومین دوره از سری دوره های آموزشی HLS در طراحی ماژول های سخت افزاری و الگوریتم های شتاب بر روی یک FPGA هدف است. در حالی که این دوره بر مدارهای ترتیبی تمرکز دارد، اولین دوره نحوه توصیف مدارهای ترکیبی در HLS را توضیح می دهد. سایر دوره‌های این مجموعه نحوه استفاده از HLS در طراحی مدارهای منطقی پیشرفته، شتاب الگوریتم و سیستم‌های ناهمگن ترکیبی CPU+ FPGA را توضیح می‌دهند.


سرفصل ها و درس ها

پیش درآمد Prologue

  • معرفی Introduction

  • ساختار دوره Course Structure

راه اندازی HW/SW HW/SW Setup

  • معرفی Introduction

  • Vivado-HLX Vivado-HLX

  • Vivado و Vitis-HLS Vivado and Vitis-HLS

  • Vivado HLx را نصب کنید Install Vivado HLx

  • نصب آزمایشی Test Installation

D فلیپ فلاپ (DFF) D Flip-Flop (DFF)

  • معرفی Introduction

  • سلول حافظه Memory Cell

  • مدارهای ترتیبی Sequential Circuits

  • سیگنال ساعت Clock Signal

  • مفهوم دولت State Concept

  • سیگنال تنظیم مجدد Reset Signal

  • ثبت نام Register

  • DFF LAB01 DFF LAB01

  • DFF LAB02 DFF LAB02

  • تمرینات Exercises

جریان طراحی تک چرخه Single Cycle Design Flow

  • معرفی Introduction

  • تعریف و ایده Definition and Idea

  • موازی با سریال Parallel to Serial

  • سریال به موازی Serial to Parallel

  • جریان طراحی IP محور IP-Centric Design Flow

  • آزمایشگاه موازی-سریال-موازی Parallel-Serial-Parallel LAB

  • تمرینات Exercises

تست بنچ 01 Testbench 01

  • معرفی Introduction

  • تعریف Definition

  • به موازات Serial Testbench Parallel to Serial Testbench

  • میز تست سریال به موازی Serial to Parallel Testbench

  • شکل موج ورودی Input Waveform

  • تمرینات Exercises

ماشین حالت State Machine

  • معرفی Introduction

  • تعریف Definition

  • مفاهیم Concepts

  • قالب Template

  • قفل ترکیبی-VitisHLS Combination Lock-VitisHLS

  • CombinationLock-Vivado CombinationLock-Vivado

  • تمرینات Exercises

خدمات رفاهی Utilities

  • معرفی Introduction

  • تایمر Timer

  • منکر Debouncer

  • پیشخوان Counter

  • مولد ساعت Clock Generator

  • تولید کننده پالس الکتریکی Pulse Generator

  • پالس های منظم تک چرخه Single-Cycle Regular Pulses

  • ردیاب لبه Edge Detector

  • تمرینات Exercises

ماشین فروش Vending Machine

  • معرفی Introduction

  • تعریف Definition

  • Vitis-HLS Vitis-HLS

  • ویوادو Vivado

  • تمرینات Exercises

تحلیلگر منطقی یکپارچه (ILA) Integrated Logic Analyzer (ILA)

  • معرفی Introduction

  • تعریف Definition

  • ویوادو Vivado

  • تمرینات Exercises

عملکرد لوله کشی Function Pipelining

  • معرفی Introduction

  • تعریف Definition

  • طراحی چند چرخه Multi-Cycle Design

  • طراحی خط لوله Pipeline Design

  • معیارهای عملکرد Performance Metrics

  • مثال IIR IIR Example

  • تمرینات Exercises

هفت بخش Seven Segments

  • معرفی Introduction

  • تعریف Definition

  • درایور 7Segment 7Segment Driver

  • 7Segment HLS 7Segment HLS

  • 7Segment Vivado 7Segment Vivado

  • شمارنده چهار رقمی Four-Digit Counter

  • تمرینات Exercises

PMOD PMOD

  • معرفی Introduction

  • تعریف Definition

  • PMOD LED PMOD LED

  • صفحه کلید PMOD PMOD Keyboard

  • تمرینات Exercises

سنتز رابط Interface Synthesis

  • معرفی Introduction

  • SCII Proc & Cons SCII Proc&Cons

  • تعریف Definition

  • سنتز رابط Interface Synthesis

  • مسدود کردن سطح ap_ctrl_hs Block Level ap_ctrl_hs

  • سطح بلوک ap_ctrl_hs: vitis-hls Block Level ap_ctrl_hs: vitis-hls

  • سطح پورت ap_vld Port Level ap_vld

  • سطح پورت ap_ack Port Level ap_ack

  • ap_hs سطح پورت Port Level ap_hs

  • تمرینات Exercises

پروژه 1: تاس دیجیتال Project 1: Digital Dice

  • معرفی Introduction

  • تعریف Definition

  • مبتنی بر شمارنده Counter Based

  • LFSR LFSR

  • تمرینات Exercises

پروژه 2: UART Project 2: UART

  • معرفی Introduction

  • تعریف Definition

  • ساختار طراحی و HLS Design Structure and HLS

  • فرستنده-VitisHLS+Vivado Transmitter-VitisHLS+Vivado

  • گیرنده-VitisHLS+Vivado Receiver-VitisHLS+Vivado

  • تمرینات Exercises

پروژه 3: استپر موتور Project 3: Stepper Motor

  • معرفی Introduction

  • تعریف Definition

  • تک فاز: Vitis-HLS One-Phase-On: Vitis-HLS

  • دو فاز روشن: Vitis-HLS Two-Phase-On: Vitis-HLS

  • دو فاز روشن با کنترل: Vitis-HLS Two-Phase-On with Control: Vitis-HLS

  • یک و دو فاز روشن (نیم پله): Vitis-HLS One&Two-Phase-On (Half Step): Vitis-HLS

  • تمرینات Exercises

نمایش نظرات

آموزش سنتز سطح بالا برای FPGA، قسمت 2 - مدارهای متوالی
جزییات دوره
9.5 hours
102
Udemy (یودمی) Udemy (یودمی)
(آخرین آپدیت)
1,196
4.6 از 5
دارد
دارد
دارد
جهت دریافت آخرین اخبار و آپدیت ها در کانال تلگرام عضو شوید.

Google Chrome Browser

Internet Download Manager

Pot Player

Winrar