آموزش میزهای تست UVM برای تازه کار

UVM Testbenches for Newbie

نکته: آخرین آپدیت رو دریافت میکنید حتی اگر این محتوا بروز نباشد.
نمونه ویدیوها:
توضیحات دوره: راهنمای گام به گام از Scratch Writing testbenches در UVM درک استفاده از Configuration db در UVM استراتژی ها برای پیاده سازی اجزای UVM مانند Transaction، Generator، Sequencer، Monitor، Scoreboard، Environment، تست استفاده از پورت های TLM برای ارتباط بین Driverncer، Monitor. , Scoreboard Usage of Reporting Mechanism in UVM Usage of Virtual Interface of Virtual Usage of the Base Classs. دوره آموزشی مبتنی بر آزمایشگاه خالص UVM_Object و UVM_Component با حداقل تمرکز بر جنبه‌های نظری UVM پیش نیازها: مواجهه با Verilog و System Verilog

نوشتن میزهای تست Verilog پس از تکمیل طراحی RTL همیشه سرگرم کننده است. می توانید به مشتریان اطمینان دهید که در سناریوهای آزمایش شده طرح بدون اشکال خواهد بود. از آنجایی که پیچیدگی سیستم روز به روز در حال افزایش است، System Verilog به دلیل قابلیت های قدرتمند و قابلیت استفاده مجدد که به مهندسان تأیید کمک می کند تا به سرعت باگ های پنهان را پیدا کنند، به گزینه ای برای تأیید تبدیل می شود. سیستم Verilog از رویکرد ساختاری عقب مانده است در حالی که UVM برای تشکیل یک اسکلت عمومی بسیار سخت کار می کند. افزودن پایگاه داده پیکربندی، روشی را که در گذشته با زبان تأیید کار می‌کردیم تغییر می‌دهد. در عرض چند سال، مهندسان تأیید قابلیت‌های UVM را تشخیص دادند و UVM را به عنوان یک استاندارد واقعی برای تأیید طراحی RTL پذیرفتند. UVM یک دوره طولانی در دامنه تأیید خواهد داشت، بنابراین یادگیری UVM به متقاضیان VLSI کمک می کند تا در این حوزه شغلی را دنبال کنند.

در این دوره، اصول متدولوژی تأیید جهانی بحث خواهد شد. این یک دوره مبتنی بر آزمایشگاه است که به گونه‌ای طراحی شده است که هر کسی بدون تجربه قبلی OOPS یا سیستم Verilog بتواند بلافاصله شروع به نوشتن اجزای UVM مانند Transaction، Generator، Sequencer، Driver، مانیتور، Scoreboard، Agent، Environment، Test کند. تمرین‌های کدنویسی متعدد، پروژه‌ها و مثال‌های ساده در طول دوره برای ایجاد پایه‌های قوی UVM استفاده می‌شوند.


سرفصل ها و درس ها

لینک راهنمای مرجع Reference Manual Link

  • نقشه راه Roadmap

  • راهنمای مرجع UVM UVM Reference Manual

پیکربندی زنجیره ابزار Configuring Toolchain

  • دستور جلسه Agenda

  • سلام جهان در UVM Hello World in UVM

  • این کد را قبل از ویدیوی بعدی کپی کنید Copy this code before next video

  • نحوه اجرای کد در EDAP How to execute code in EDAP

  • نحوه اجرای کد در Questa sim How to execute code in Questa sim

  • A21 A21

شروع کار با گزارش دهی ماکروها Getting Started with Reporting Macros

  • دستور جلسه Agenda

  • مقایسه $display و UVM_INFO Comparing $display and UVM_INFO

  • سایر ماکروهای گزارش دهی Other reporting macros

  • تظاهرات Demonstration

  • کد Code

  • کار با Verbosity Working with Verbosity

  • کد Code

  • گزارش مقادیر متغیر Reporting Values of Variable

  • کد Code

  • A31 A31

  • A32 A32

شروع با کلاس های پایه Getting Started with Base Classes

  • دستور جلسه Agenda

  • اصول کلاس توسعه یافته Funamentals of Extended Class

  • کد Code

  • درک کلاس های پایه Understanding Base Classes

  • کلاس ساختمان با گسترش UVM_OBJECT Building Class by extending UVM_OBJECT

  • کد Code

  • کلاس ساختمان با گسترش UVM_COMPONENT Building Class by extending UVM_COMPONENT

  • کد Code

شروع کار با UVM_OBJECT Getting Started with UVM_OBJECT

  • دستور جلسه Agenda

  • پیاده سازی داخلی: چاپ Inbuilt Implementation : Print

  • کد Code

  • قلاب را انجام دهید: چاپ کنید Do Hooks : Print

  • کد Code

  • پیاده سازی داخلی: کپی Inbuilt Implementation : Copy

  • کد Code

  • انجام قلاب: کپی کردن do hooks : copy

  • کد Code

  • روش ایجاد Create Method

  • کد Code

  • A51 A51

  • A52 A52

شروع با UVM_COMPONENT Getting Started with UVM_COMPONENT

  • دستور جلسه Agenda

  • مبانی فازها Fundamentals of Phases

  • مراحل مختلف UVM Different Phases of UVM

  • اضافه کردن فازها در کلاس تست Adding Phases in Test Class

  • کد Code

  • اجرای شبیه سازی برای بیش از 0 nSec Running Simulation for more than 0 nSec

  • کد Code

  • درک UVM_TREE Understanding UVM_TREE

  • تظاهرات Demonstration

  • کد Code

  • A61 A61

  • A62 A62

به اشتراک گذاری منابع Resource Sharing

  • دستور جلسه Agenda

  • مبانی Fundamentals

  • UVM_CONFIG_DB UVM_CONFIG_DB

  • کد Code

  • مبانی پورت های TLM Fundamentals of TLM Ports

  • پورت PUT PUT Port

  • کد Code

  • دریافت پورت GET Port

  • کد Code

  • ارتباط ترتیب‌دهنده و راننده: روش 1 Sequencer- Driver Communication : Method 1

  • ارتباط ترتیب‌دهنده و راننده: روش 2 Sequencer- Driver Communication : Method 2

  • کد Code

  • پورت آنالیز Analysis Port

  • کد Code

  • ابتدا به Montor و Scoreboard نگاه کنید First Look at Montor and Scoreboard

  • کد Code

  • A71 A71

پروژه تأیید 1: جمع کننده ترکیبی Verification Project 1 : Combinational Adder

  • خلاصه محیط تایید Summary of Verification Environment

  • طراحی + رابط Design + Interface

  • معامله Transaction

  • توالی Sequence

  • راننده Driver

  • نظارت کنید Monitor

  • تابلوی امتیاز Scoreboard

  • عامل Agent

  • محیط Environment

  • تست Test

  • TB_TOP TB_TOP

  • کد : طراحی Code : Design

  • کد: Verification env Code : Verification env

پروژه تأیید 2: رم 8 بیتی Verification Project 2 : 8-bit RAM

  • طراحی + رابط Design + Interface

  • معامله Transaction

  • توالی Sequence

  • راننده Driver

  • نظارت کنید Monitor

  • تابلوی امتیاز Scoreboard

  • Agent + Env + Test Agent + Env + Test

  • کد : طراحی Code : Design

  • کد : Verification Env Code : Verification Env

خطای رایج Common Error

  • درک خطای سرریز توالی Understanding Sequence Overflow Error

مسیر یادگیری پیش رو Learning Path Ahead

  • همه اصول UVM All Fundamentals of UVM

  • اظهارات SystemVerilog SystemVerilog Assertions

  • پوشش عملکردی SystemVerilog SystemVerilog Functional Coverage

نمایش نظرات

آموزش میزهای تست UVM برای تازه کار
جزییات دوره
4.5 hours
87
Udemy (یودمی) Udemy (یودمی)
(آخرین آپدیت)
2,348
4.3 از 5
ندارد
دارد
دارد
جهت دریافت آخرین اخبار و آپدیت ها در کانال تلگرام عضو شوید.

Google Chrome Browser

Internet Download Manager

Pot Player

Winrar

Kumar Khandagle Kumar Khandagle

رهبر توسعه دهنده FPGA @ FinTech