کانال تلگرام پشتیبانی تلگرام شماره تماس پشتیبانی: 0930 395 3766
ورود ثبت نام

Kumar Khandagle

رهبر توسعه دهنده FPGA @ FinTech
دوره های این مدرس:
آموزش VHDL برای یک مهندس FPGA با مجموعه طراحی Vivado

آموزش VHDL برای یک مهندس FPGA با مجموعه طراحی Vivado

VHDL for an FPGA Engineer with Vivado Design Suite

با استفاده از Xilinx FPGA

Kumar Khandagle Kumar Khandagle

آموزش SystemVerilog برای تأیید بخش 2: پروژه ها

آموزش SystemVerilog برای تأیید بخش 2: پروژه ها

SystemVerilog for Verification Part 2 : Projects

تأیید تجهیزات جانبی رایج، حافظه ها و پروتکل اتوبوس

Kumar Khandagle Kumar Khandagle

Kumar Khandagle Kumar Khandagle

آموزش پوشش عملکردی SystemVerilog برای تازه کار

آموزش پوشش عملکردی SystemVerilog برای تازه کار

SystemVerilog Functional Coverage for Newbie

راهنمای گام به گام از ابتدا

Kumar Khandagle Kumar Khandagle

آموزش SystemVerilog برای تأیید بخش 1: اصول

آموزش SystemVerilog برای تأیید بخش 1: اصول

SystemVerilog for Verification Part 1: Fundamentals

مبانی ساختارهای زبانی SystemVerilog

Kumar Khandagle Kumar Khandagle

آموزش میزهای تست SystemVerilog با Xilinx Vivado 2020

آموزش میزهای تست SystemVerilog با Xilinx Vivado 2020

Learning SystemVerilog Testbenches with Xilinx Vivado 2020

راهنمای گام به گام از ابتدا

Kumar Khandagle Kumar Khandagle

آموزش UVM برای تأیید قسمت 2: پروژه ها

آموزش UVM برای تأیید قسمت 2: پروژه ها

UVM for Verification Part 2 : Projects

استفاده از UVM برای تایید اکثر RTL های رایج

Kumar Khandagle Kumar Khandagle

آموزش SystemVerilog Assertions (SVA) با Xilinx Vivado 2020.1

آموزش SystemVerilog Assertions (SVA) با Xilinx Vivado 2020.1

SystemVerilog Assertions (SVA) with Xilinx Vivado 2020.1

راهنمای گام به گام از ابتدا

Kumar Khandagle Kumar Khandagle

آموزش UVM برای تأیید قسمت 3: ثبت لایه انتزاعی (RAL)

آموزش UVM برای تأیید قسمت 3: ثبت لایه انتزاعی (RAL)

UVM for Verification Part 3:Register Abstraction Layer (RAL)

راهنمای گام به گام از ابتدا

Kumar Khandagle Kumar Khandagle

آموزش Verilog برای یک مهندس FPGA با مجموعه طراحی Xilinx Vivado

آموزش Verilog برای یک مهندس FPGA با مجموعه طراحی Xilinx Vivado

Verilog for an FPGA Engineer with Xilinx Vivado Design Suite

با استفاده از Xilinx FPGA

Kumar Khandagle Kumar Khandagle

آموزش اظهارات SystemVerilog (SVA) برای تازه کار

آموزش اظهارات SystemVerilog (SVA) برای تازه کار

SystemVerilog Assertions (SVA) for Newbie

راهنمای گام به گام از ابتدا

Kumar Khandagle Kumar Khandagle

آموزش میزهای تست UVM برای تازه کار

آموزش میزهای تست UVM برای تازه کار

UVM Testbenches for Newbie

راهنمای گام به گام از ابتدا

Kumar Khandagle Kumar Khandagle

آموزش Writing SystemVerilog Testbenches برای تازه کار

آموزش Writing SystemVerilog Testbenches برای تازه کار

Writing SystemVerilog Testbenches for Newbie

راهنمای گام به گام SystemVerilog

Kumar Khandagle Kumar Khandagle

آموزش UVM برای تأیید قسمت 1: اصول

آموزش UVM برای تأیید قسمت 1: اصول

UVM for Verification Part 1 : Fundamentals

راهنمای گام به گام برای ساختن محیط تأیید از ابتدا

Kumar Khandagle Kumar Khandagle

Kumar Khandagle Kumar Khandagle