کانال تلگرام پشتیبانی تلگرام شماره تماس پشتیبانی: 0930 395 3766
ورود ثبت نام

Kumar Khandagle

-

رهبر توسعه دهنده FPGA @ FinTech

دوره های Kumar Khandagle | دانلود آموزشهای Kumar Khandagle:

آموزش ساخت یک پردازنده با Verilog HDL از ابتدا

آموزش ساخت یک پردازنده با Verilog HDL از ابتدا

Building a Processor with Verilog HDL from Scratch

Kumar Khandagle Kumar Khandagle

آموزش VHDL برای یک مهندس FPGA با مجموعه طراحی Vivado

آموزش VHDL برای یک مهندس FPGA با مجموعه طراحی Vivado

VHDL for an FPGA Engineer with Vivado Design Suite

Kumar Khandagle Kumar Khandagle

آموزش SystemVerilog برای تأیید بخش 2: پروژه ها

آموزش SystemVerilog برای تأیید بخش 2: پروژه ها

SystemVerilog for Verification Part 2 : Projects

Kumar Khandagle Kumar Khandagle

Kumar Khandagle Kumar Khandagle

آموزش پوشش عملکردی SystemVerilog برای تازه کار

آموزش پوشش عملکردی SystemVerilog برای تازه کار

SystemVerilog Functional Coverage for Newbie

Kumar Khandagle Kumar Khandagle

آموزش سری ارتباطات P1: UART، SPI و I2C در Verilog

آموزش سری ارتباطات P1: UART، SPI و I2C در Verilog

Communication Series P1 : UART, SPI and I2C in Verilog

Kumar Khandagle Kumar Khandagle

آموزش SystemVerilog برای تأیید بخش 1: اصول

آموزش SystemVerilog برای تأیید بخش 1: اصول

SystemVerilog for Verification Part 1: Fundamentals

Kumar Khandagle Kumar Khandagle

آموزش UVM برای تأیید قسمت 2: پروژه ها

آموزش UVM برای تأیید قسمت 2: پروژه ها

UVM for Verification Part 2 : Projects

Kumar Khandagle Kumar Khandagle

آموزش نکات ضروری وربالاگ برای مهندسین طراحی RTL

آموزش نکات ضروری وربالاگ برای مهندسین طراحی RTL

دانلود Verilog Lint essentials for RTL Design Engineer

Kumar Khandagle Kumar Khandagle

آموزش زمان‌بندی FPGA بخش اول: تحلیل زمان‌بندی استاتیک (STA) با Vivado 2024

آموزش زمان‌بندی FPGA بخش اول: تحلیل زمان‌بندی استاتیک (STA) با Vivado 2024

دانلود FPGA Timings P1:Static Timing Analysis(STA) with Vivado 2024

Kumar Khandagle Kumar Khandagle

آموزش UVM برای تأیید قسمت 3: ثبت لایه انتزاعی (RAL)

آموزش UVM برای تأیید قسمت 3: ثبت لایه انتزاعی (RAL)

UVM for Verification Part 3:Register Abstraction Layer (RAL)

Kumar Khandagle Kumar Khandagle

آموزش Verilog برای یک مهندس FPGA با مجموعه طراحی Xilinx Vivado

آموزش Verilog برای یک مهندس FPGA با مجموعه طراحی Xilinx Vivado

Verilog for an FPGA Engineer with Xilinx Vivado Design Suite

Kumar Khandagle Kumar Khandagle

طراحی سیستم جاسازی شده با Xilinx Zynq SoC و Vitis IDE

طراحی سیستم جاسازی شده با Xilinx Zynq SoC و Vitis IDE

Embedded System Design with Xilinx Zynq SoC and Vitis IDE

Kumar Khandagle Kumar Khandagle

آموزش اظهارات SystemVerilog (SVA) برای تازه کار

آموزش اظهارات SystemVerilog (SVA) برای تازه کار

SystemVerilog Assertions (SVA) for Newbie

Kumar Khandagle Kumar Khandagle

آموزش میزهای تست UVM برای تازه کار

آموزش میزهای تست UVM برای تازه کار

UVM Testbenches for Newbie

Kumar Khandagle Kumar Khandagle

آموزش Writing SystemVerilog Testbenches برای تازه کار

آموزش Writing SystemVerilog Testbenches برای تازه کار

Writing SystemVerilog Testbenches for Newbie

Kumar Khandagle Kumar Khandagle

آموزش سری ارتباطات P3: AMBA AXI در Verilog

آموزش سری ارتباطات P3: AMBA AXI در Verilog

دانلود Communication series P3 : AMBA AXI in Verilog

Kumar Khandagle Kumar Khandagle

آموزش زمان‌بندی FPGA بخش دوم: عبور از دامنه‌های کلاک (CDC) با Vivado 2024

آموزش زمان‌بندی FPGA بخش دوم: عبور از دامنه‌های کلاک (CDC) با Vivado 2024

دانلود FPGA Timings P2: Clock Domain Crossing(CDC) with Vivado 2024

Kumar Khandagle Kumar Khandagle

آموزش UVM برای تأیید قسمت 1: اصول

آموزش UVM برای تأیید قسمت 1: اصول

UVM for Verification Part 1 : Fundamentals

Kumar Khandagle Kumar Khandagle

Kumar Khandagle Kumar Khandagle