Kumar Khandagle
-
دوره های Kumar Khandagle | دانلود آموزشهای Kumar Khandagle:
آموزش ساخت یک پردازنده با Verilog HDL از ابتدا
Building a Processor with Verilog HDL from Scratch
با استفاده از Xilinx Vivado 2020.2
Kumar Khandagle
آموزش SystemVerilog برای تأیید بخش 2: پروژه ها
SystemVerilog for Verification Part 2 : Projects
تأیید تجهیزات جانبی رایج، حافظه ها و پروتکل اتوبوس
آموزش پوشش عملکردی SystemVerilog برای تازه کار
SystemVerilog Functional Coverage for Newbie
راهنمای گام به گام از ابتدا
آموزش SystemVerilog برای تأیید بخش 1: اصول
SystemVerilog for Verification Part 1: Fundamentals
مبانی ساختارهای زبانی SystemVerilog
آموزش UVM برای تأیید قسمت 2: پروژه ها
UVM for Verification Part 2 : Projects
استفاده از UVM برای تایید اکثر RTL های رایج
آموزش طراحی سیستم جاسازی شده با Microblaze و Vitis IDE
Embedded System Design with Microblaze and Vitis IDE
با استفاده از Xilinx Vivado Design Suite و Vitis 2020.2
طراحی سیستم جاسازی شده با Xilinx Zynq SoC و Vitis IDE
Embedded System Design with Xilinx Zynq SoC and Vitis IDE
با استفاده از Xilinx Vivado Design Suite و Vitis 2020.2
آموزش اظهارات SystemVerilog (SVA) برای تازه کار
SystemVerilog Assertions (SVA) for Newbie
راهنمای گام به گام از ابتدا
آموزش Writing SystemVerilog Testbenches برای تازه کار
Writing SystemVerilog Testbenches for Newbie
راهنمای گام به گام SystemVerilog
آموزش UVM برای تأیید قسمت 1: اصول
UVM for Verification Part 1 : Fundamentals
راهنمای گام به گام برای ساختن محیط تأیید از ابتدا