صنعت VLSI را می توان به دو شاخه تقسیم کرد، یعنی طراحی RTL و تأیید RTL. Verilog و VHDL انتخاب های محبوب برای اکثر مهندسان طراحی که در طراحی RTL کار می کنند باقی می مانند. تأیید عملکردی را میتوان با زبان توصیف سختافزار نیز انجام داد، اما زبان توصیف سختافزار قابلیتهای محدودی برای انجام تحلیل پوشش کد، تست گوشهای و غیره دارد، و نوشتن کد TB ممکن است برای سیستمهای پیچیده گاهی غیرممکن باشد.
SystemVerilog به انتخاب اصلی مهندسان تأیید برای انجام تأیید صحت RTLهای پیچیده تبدیل شده است. قابلیتهای شی گرا SystemVerilog مانند وراثت، چندشکلی و تصادفیسازی به کاربران اجازه میدهد با حداقل تلاش، اشکالات مهم را پیدا کنند.
هر سیستم پیچیده در FPGA با کمک چندین زیرسیستم ساخته شده است. این زیرسیستم ها می توانند اجزای متوالی ساده/اجزای ترکیبی ساده/پروتکل های ارتباطی داده RTL/پروتکل اتوبوس RTL باشند.
هنگامی که استراتژیهای انجام راستیآزمایی زیرسیستمهای رایج را فهمیدیم، میتوانید به راحتی هر سیستم پیچیده را با همان منطق تأیید کنید.
هدف ما برای این دوره ایجاد منطق با کمک اصولی که در قسمت اول دوره مورد بحث قرار گرفت برای انجام تأیید صحت این زیرسیستم های رایج خواهد بود. ما دوره خود را با انجام راستیآزمایی فلیپ فلاپهای داده و FIFO شروع میکنیم، سپس به تأیید پروتکلهای رایج ارتباط داده، یعنی SPI، UART و I2C میپردازیم. در نهایت، ما تأیید پروتکلهای گذرگاه، یعنی پروتکل ABP، AHB، AXI و Whishbone را انجام خواهیم داد.
رهبر توسعه دهنده FPGA @ FinTech
نمایش نظرات