با پیشرفت در زبانها و IPهای توصیف سختافزار، فرآیند تأیید روز به روز پیچیده و زمانبر میشود. HDL قابلیت هایی اضافه کرده است که به مهندس اجازه می دهد تا Testbench را برای سیستم های پیچیده طراحی و بنویسد. اما تأیید قصد طراح و تصمیمگیری مجموعهای از محرکهای مناسب برای برآورده کردن طرح تأیید، همیشه با HDL آسان نیست. از این رو System Verilog برای برآوردن این نیاز با افزودن ساختارهای مستقل به زبان، ادعاها و پوشش را معرفی می کند. اظهارات SystemVerilog به ما اجازه میدهد تا قصد طراح را در هر دو حوزه زمانی و غیرموقت تأیید کنیم. پوشش عملکردی مانند بازخورد محرکی است که به DUT ارسال می کنیم تا بتوانیم در کمترین زمان به بهترین محرک برای تأیید طرح برسیم.
این دوره اصول انواع مختلف سطلها را پوشش میدهد، یعنی بنهای ضمنی، بنهای آشکار، سطلهای عام، سطلهای نادیده گرفته، بنهای پیشفرض، سطلهای غیرقانونی با نمایش هر یک از آنها در RTL. مبانی گروه پوشش، گروه پوششی قابل استفاده مجدد، و روش های مختلف نمونه گیری یعنی. رویداد، روش نمونه () و روش نمونه تعریف شده توسط کاربر به تفصیل مورد بحث قرار گرفته است. پوشش عملکردی به ما این توانایی را می دهد که با استفاده از پوشش متقاطع ارتباط بین سیگنال را تأیید کنیم و بحث مفصل در مورد پوشش متقاطع با استراتژی های مختلف فیلتر ترکیبی به طور مفصل پوشش داده شده است. در نهایت، سطلهای انتقال تواناییهای زمانی را برای پوشش عملکردی فراهم میکنند، همچنین با پروژههایی که استفاده از پوشش عملکردی در Verilog و SystemVerilog Testbench را نشان میدهند، به تفصیل مورد بحث قرار گرفته است.
رهبر توسعه دهنده FPGA @ FinTech
نمایش نظرات