لطفا جهت اطلاع از آخرین دوره ها و اخبار سایت در
کانال تلگرام
عضو شوید.
آموزش اظهارات SystemVerilog و پوشش عملکردی از ابتدا
SystemVerilog Assertions & Functional Coverage FROM SCRATCH
نکته:
آخرین آپدیت رو دریافت میکنید حتی اگر این محتوا بروز نباشد.
نمونه ویدیوها:
توضیحات دوره:
اظهارات SystemVerilog و زبانها/برنامههای پوشش عملکردی از ابتدا. شامل LRM 2005/2009/2012. در کمترین زمان ممکن شما را راه اندازی کنید. بدون نیاز به دانش SystemVerilog OOP یا UVM شما را در تشخیص این اشکالات مهم و سخت مطمئن می کند. این دوره نقطه برجسته رزومه شما خواهد بود. کامپوننت با کاربردهای عملی در هر مرحله شما همچنین دانش مقدماتی (از ابتدا) از زبان، روش شناسی و برنامه های کاربردی SystemVerilog پوشش عملکردی دریافت خواهید کرد. در درخواست برای مشاغل یا پروژه های جدید مطمئن باشید با دانستن اینکه دانش عمیقی از دو موضوع مهم در تأیید طراحی یعنی SVA و FC دارید. OOP (برنامه نویسی شی گرا) مورد نیاز است. نیازی به دانش SystemVerilog UVM (روش تأیید جهانی) نیست.
SystemVerilog Assertions and Functional Coverage یک دوره جامع از ابتدا در مورد زبانهای اظهارات و پوشش عملکردی است که ویژگیهای SV LRM 2005/2009 و 2012 را پوشش میدهد. این دوره به دانش قبلی OOP یا UVM نیاز ندارد. این دوره توسط یک جانباز 30 ساله در طراحی CPU و SoC تدریس می شود که ویرایش دوم کتابی در مورد SVA و FC در سال 2016 منتشر کرده است و دارای 19 اختراع ایالات متحده در تأیید طراحی است. این دوره بیش از 50 سخنرانی دارد و بیش از 12 ساعت طول دارد که شما را گام به گام در یادگیری زبان ها می برد.
دانش بهدستآمده از این دوره به شما کمک میکند تا باگهای طراحی حیاتی و سختیابی را پیدا کرده و پوشش دهید. اظهارات SystemVerilog و پوشش عملکردی بخش های بسیار مهمی از روش کلی تأیید عملکرد هستند و همه مهندسین تأیید برای موفقیت به این دانش نیاز دارند. دانش SVA و FC از نکات برجسته رزومه شما در هنگام جستجوی یک شغل یا پروژه چالش برانگیز خواهد بود. این دوره راهنمای گام به گام یادگیری SVA و FC را با بسیاری از برنامه های کاربردی واقعی ارائه می دهد تا به شما کمک کند SVA و FC را در کوتاه ترین زمان ممکن در پروژه خود اعمال کنید. SVA و FC به جنبه مهم پوشش دامنه عملکردی و ترتیبی کمک می کنند که با پوشش کد به سادگی امکان پذیر نیست.
سرفصل ها و درس ها
خوش آمدید و معرفی SystemVerilog Assertions
Welcome and introduction to SystemVerilog Assertions
خوش آمدید و معرفی SystemVerilog Assertions
Welcome and introduction to SystemVerilog Assertions
خوش آمدید و معرفی SystemVerilog Assertions
Welcome and introduction to SystemVerilog Assertions
ادعا چیست؟ مزایای آن چیست؟ دستورالعمل های روش شناسی گسترده پروژه
What is an Assertion? What are the benefits? Project wide methodology guidelines
ادعاهای فوری
Immediate Assertions
ادعاهای فوری
Immediate Assertions
انواع ادعاها، ادعاهای فوری و معوق
Types of assertions, Immediate and Deferred immediate assertions
first_match: تفاوت های ظریف بیشتر
first_match : further nuances
توابع و وظایف سیستم
System Functions and Tasks
توابع و وظایف سیستم
System Functions and Tasks
$onehot، $onehot0، $isunknown، $countones و وظایف کنترل اجرای ادعا
$onehot, $onehot0, $isunknown, $countones and assertion execution control tasks
ویژگی ها و توالی های کلاک شده را ضرب کنید
Multiply clocked properties and sequences
ویژگی ها و توالی های کلاک شده را ضرب کنید
Multiply clocked properties and sequences
خواص و دنباله های کلاک شده و عملگرهای 'and'، 'or' و غیره را ضرب کنید.
Multiply clocked properties and sequences and operators 'and', 'or', etc.
ساعت های چندگانه: تفاوت های ظریف بیشتر
Multiple Clocks : Further nuances
متغیرهای محلی و روش های توالی نقطه پایانی
Local Variables and Endpoint sequence methods
متغیرهای محلی و روش های توالی نقطه پایانی
Local Variables and Endpoint sequence methods
متغیرهای محلی
Local Variables
مراقبت از مثبت کاذب با استفاده از متغیرهای محلی
Taking care of False Positive using Local Variables
مدلسازی تاخیر متغیر با استفاده از متغیرهای محلی
Modeling variable delay using local variables
استفاده از متغیرهای محلی با "and" و "or" از دنبالهها
Local variable usage with 'and' and 'or' of sequences
.triggered, . matched, فراخوانی برنامه های فرعی, دنباله به عنوان آرگومان رسمی, sequen
.triggered, .matched, Calling subroutines, sequence as a formal argument, sequen
نمایش نظرات