آموزش مبانی RTL در System Verilog - آخرین آپدیت

دانلود RTL Fundamentals in System Verilog

نکته: ممکن هست محتوای این صفحه بروز نباشد ولی دانلود دوره آخرین آپدیت می باشد.
نمونه ویدیوها:
توضیحات دوره:

دوره آموزشی پایه برای طراحی RTL با SystemVerilog

این دوره آموزشی، شما را برای طراحی‌های RTL با پیچیدگی فزاینده آماده می‌کند و یک درک روشن از انتزاع سطح انتقال ثبات (RTL) برای طراحی‌های سخت‌افزار دیجیتال ارائه می‌دهد.

آنچه در این دوره یاد خواهید گرفت:

  • درک کاملی از مفهوم RTL در طراحی سخت‌افزار دیجیتال
  • یادگیری زیرمجموعه قابل سنتز و قوانین توصیف RTL در SystemVerilog
  • شبیه‌سازی و سنتز عملی نمونه‌های RTL پارامتری برای منطق ترکیبی
  • شبیه‌سازی و سنتز عملی نمونه‌های RTL پارامتری برای منطق ترتیبی
  • تمرین‌های طراحی RTL ساختاریافته برای رسیدن سریع به کد عملکردی

پیش‌نیازها:

  • پیش‌زمینه در طراحی سخت‌افزار دیجیتال (مهندسی برق یا کامپیوتر)
  • آشنایی با یک زبان توصیف سخت‌افزار (Verilog یا VHDL) مفید خواهد بود

با شرکت در این دوره، مبانی طراحی RTL با SystemVerilog را به سبک بوت‌کمپ یاد بگیرید. کدنویسی، شبیه‌سازی و سنتز RTL را در محیط آزمایشی خودتان انجام دهید. ویدئوهای کوتاه و مختصر (حداکثر 3 دقیقه) به شما کمک می‌کنند تا محتوای دوره را به آسانی فرا بگیرید.

به آموزش‌هایی که فقط سطح را لمس می‌کنند و درکی سطحی از دستور زبان و مثال‌های پایه ارائه می‌دهند، اکتفا نکنید. دوره‌های ما برای ورود عمیق به دنیای طراحی RTL (سطح انتقال ثبات) طراحی شده‌اند و درک کاملی از منشاء و اصول اصلی آن را به شما ارائه می‌دهند. ما بر آموزش نحوه نوشتن کد RTL ساختاریافته و کارآمد تمرکز داریم و از افتادن در دام تکرارهای بی‌پایان و خسته‌کننده جلوگیری می‌کنیم. سرفصل‌های ما بر اساس الگوهای طراحی شناخته‌شده و مثال‌های غیربدیهی که شباهت زیادی به چالش‌های دنیای واقعی دارند، ساخته شده‌اند و اطمینان می‌دهند که آنچه یاد می‌گیرید، مستقیماً در صنعت قابل استفاده است.

هر دوره با دقت طراحی شده است تا بر اساس دوره قبلی ساخته شود و به تدریج اعتماد به نفس و توانایی شما را برای ایجاد طراحی‌های RTL با کیفیت صنعتی و حداقل خطا افزایش دهد. ما فقط دستور زبان را آموزش نمی‌دهیم—بلکه آن را از طریق مثال‌های عملی و کاربردی زنده می‌کنیم. شما گام به گام در راه‌اندازی محیط آزمایشی محلی خودتان راهنمایی می‌شوید، جایی که می‌توانید کد خود را شبیه‌سازی و سنتز کنید و از محدودیت‌های ابزارهای اختصاصی فراتر بروید.

علاوه بر این، هر قطعه کد RTL که می‌نویسید، با یک تست‌بنج برای تأیید عملکرد همراه خواهد بود. ما حتی فراتر می‌رویم و به شما آموزش می‌دهیم که چگونه نت‌لیست سنتز شده را با استفاده از شبیه‌سازی سطح دروازه بررسی کنید. این رویکرد جامع و عملی، چیزی است که واقعاً دوره‌های ما را از هر چیز دیگری که در بازار موجود است متمایز می‌کند.


سرفصل ها و درس ها

خوش آمدید به دوره! Welcome to the course !

  • نحوه استفاده از این دوره How to use this course

  • مقدمه – بخش ۱ Intro - Part 1

  • مقدمه – بخش ۲ Intro - Part 2

تنظیمات مشترک برای همه دوره‌ها Common Setup for all Courses

  • تنظیمات پیشنهادی با استفاده از Docker Recommended Setup using Docker

  • نصب Docker در ویندوز (اختیاری) Docker Windows Install (Optional)

  • دانلود تصویر Docker Download Docker Image

  • دانلود تصویر Docker Download Docker Image

  • اجرای Docker با GUI (ویندوز) Run Docker with GUI (Windows)

  • اجرای Docker با GUI (ویندوز) Run Docker with GUI (Windows)

  • اجرای Docker با GUI (Mac OS) Run Docker with GUI (Mac OS)

  • اجرای Docker با GUI (لینوکس - اوبونتو) Run Docker with GUI (Linux - Ubuntu)

  • تست نصب Test Install

  • عیب‌یابی Troubleshooting

  • تنظیمات شبیه‌سازی فقط Simulation Only Setup

  • نکات EDA Playground (اختیاری) EDA Playground Hints (Optional)

تنظیمات مخصوص دوره Course Specific Setup

  • دسترسی به کد Code Access

RTL چیست؟ What is RTL

  • ماشین محاسباتی The Compute Machine

  • انتزاع RTL: جزئیات RTL Abstraction: Details

System Verilog: زیرمجموعه قابل سنتز System Verilog: Synthesizable Subset

  • مقدمه – بخش ۱ Intro - Part 1

  • مقدمه – بخش ۲ Intro - Part 2

  • ماژول‌ها و سیگنال‌ها Modules & Signals

  • بلوک رویه‌ای – بخش ۱ Procedural Block - Part 1

  • بلوک رویه‌ای – بخش ۲ Procedural Block - Part 2

  • انتساب‌های پیوسته Continuous Assignments

  • عبارت‌های (Event (@)) Event (@) Expressions

  • قواعد – بخش ۱ Rules - Part 1

  • قواعد – بخش ۲ Rules - Part 2

منطق ترکیبی RTL RTL Combinational Logic

  • جمع‌کننده باینری: تئوری Binary Adder: Theory

  • تعریف ماژول جمع‌کننده Ripple Ripple Adder Module Definition

  • تابع جمع‌کننده نیمه Half Adder Function

  • تابع جمع‌کننده کامل Full Adder Function

  • جمع‌کننده Ripple Ripple Adder

Testbench: جمع‌کننده Ripple Testbench: Ripple Adder

  • Testbench: بخش ۱ Testbench: Part 1

  • Testbench: بخش ۲ Testbench: Part 2

شبیه‌سازی RTL: جمع‌کننده Ripple RTL Simulation: Ripple Adder

  • دستور Docker Docker Command

  • شبیه‌سازی RTL: بخش ۱ RTL Simulation: Part 1

  • شبیه‌سازی RTL: بخش ۲ RTL Simulation: Part 2

سنتز RTL: جمع‌کننده Ripple RTL Synthesis: Ripple Adder

  • سنتز Synthesis

  • Gate Netlist Gate Netlist

شبیه‌سازی Gate: جمع‌کننده Ripple Gate Simulation: Ripple Adder

  • شبیه‌سازی Gate: جمع‌کننده Ripple Gate Simulation: Ripple Adder

جمع‌کننده Ripple - جمع‌بندی Ripple Adder Wrap Up

  • پاکسازی Clean up

  • (اختیاری) شبیه‌سازی در EdaPlayground.com (Optional) Simulate in EdaPlayground.com

RTL: منطق ترتیبی RTL: Sequential Logic

  • مقدمه Intro

  • طراحی توسط تله شبیه‌سازی – بخش ۱ Design by Simulation Trap - Part 1

  • طراحی توسط تله شبیه‌سازی – بخش ۲ Design by Simulation Trap - Part 2

  • قرارداد نام‌گذاری RTL – بخش ۱ RTL Naming Convention - Part 1

  • قرارداد نام‌گذاری RTL – بخش ۲ RTL Naming Convention - Part 2

  • قرارداد نام‌گذاری RTL – بخش ۳ RTL Naming Convention - Part 3

  • قرارداد نام‌گذاری RTL – بخش ۴ RTL Naming Convention - Part 4

الگوریتم به RTL Algorithm to RTL

  • الگوریتم GCD به RTL GCD Algorithm to RTL

  • ورودی/خروجی سخت‌افزار Hardware Input/Output

  • شکل موج ورودی/خروجی Input/Output Waveforms

  • Waveform-Look-Left Waveform-Look-Left

RTL: طراحی GCD RTL: GCD Design

  • RTL GCD – بخش ۱ GCD RTL - Part 1

  • انتساب‌های پیش‌فرض Default Assignments

  • RTL GCD – بخش ۲ GCD RTL - Part 2

Testbench: طراحی GCD Testbench: GCD Design

  • Testbench GCD – بخش ۱ GCD Testbench - Part 1

  • Testbench GCD – بخش ۲ GCD Testbench - Part 2

  • Testbench GCD – بخش ۳ GCD Testbench - Part 3

شبیه‌سازی RTL: طراحی GCD RTL Simulation: GCD Design

  • شبیه‌سازی GCD: بخش ۱ GCD Simulation: Part 1

  • شبیه‌سازی GCD: بخش ۲ GCD Simulation: Part 2

سنتز RTL: طراحی GCD RTL Synthesis: GCD Design

  • سنتز GCD: بخش ۱ GCD Synthesis: Part 1

  • سنتز GCD: بخش ۲ GCD Synthesis: Part 2

RTL جایگزین: GCD Alternative RTL: GCD

  • پیاده‌سازی RTL جایگزین Alternative RTL Implementation

  • شبیه‌سازی و سنتز Simulate & Synthesize

  • توصیه نمی‌شود: چرا Not Recommended: Why

جمع‌بندی Wrap Up

  • جمع‌بندی Wrap Up

  • مراحل بعدی Next Steps

موضوعات متفرقه Misc Topics

  • Latch در مقابل Flip Flop Latches vs. Flip Flops

  • مقدمه Docker Docker Intro

نمایش نظرات

آموزش مبانی RTL در System Verilog
جزییات دوره
2.5 hours
70
Udemy (یودمی) Udemy (یودمی)
(آخرین آپدیت)
162
4.3 از 5
ندارد
دارد
دارد
Ninja S
جهت دریافت آخرین اخبار و آپدیت ها در کانال تلگرام عضو شوید.

Google Chrome Browser

Internet Download Manager

Pot Player

Winrar

Ninja S Ninja S

مهندس برجسته، معمار تراشه