آموزش زمان‌بندی FPGA بخش اول: تحلیل زمان‌بندی استاتیک (STA) با Vivado 2024 - آخرین آپدیت

سرفصل ها و درس ها

مقدمه Introduction

• مروری بر تایید طراحی Overview of Design Verification

• محدودیت‌های فیزیکی Physical Constraints

• محدودیت‌های زمان‌بندی Timing Constraints

• تاخیرهای مسیریابی در مقابل تاخیر گیت‌ها Routing Vs Gate Delays

• ضرورت تحلیل STA Need for STA

• دمو و نمایش Demo

شروع کار با کلاک‌ها Getting Started with Clocks

• حیاتی‌ترین مسیرهای زمان‌بندی برای STA Most Crucial timing paths for STA

• چرا محدودیت‌های زمان‌بندی مورد نیاز هستند؟ Why timing constraints are required ?

• انحرافات در کلاک (بخش اول) Deviations in Clock P1

• انحرافات در کلاک (بخش دوم) Deviations in Clock P2

• دستور create_clock (بخش اول) create_clock P1

• دستور create_clock (بخش دوم) create_clock P2

• تولید محدودیت‌های کلاک با رابط گرافیکی (GUI) Generating Clock constraints with GUI

• بررسی کد Code

انواع کلاک Types of Clock

• انواع مختلف کلاک: مشتق ناهمزمان، مشتق همزمان، مجازی و تفاضلی Different types of Clock : Derived Async, Derived Sync, Virtual and Differential

• کلاک مشتق ناهمزمان و کلاک تفاضلی Derived Async Clock & Differential Clock

• کلاک تولید شده (Generated Clock) بخش اول Generated Clock P1

• کلاک تولید شده (Generated Clock) بخش دوم Generated Clock P2

• کلاک تولید شده (Generated Clock) بخش سوم Generated Clock P3

• بررسی کد Code

• کلاک تولید شده (Generated Clock) بخش چهارم Generated Clock P4

• دستور report_clocks report_clocks

• کلاک تولید شده (Generated Clock) بخش پنجم Generated Clock P5

• بررسی کد Code

زمان‌های Setup و Hold Setup and Hold Times

• پیش‌نیازهای تحلیل مسیرهای زمان‌بندی در STA What we need to know before proceeding timing paths in STA

• عملکرد لچ JK تک (بخش اول) Operation of Single JK Latch P1

• عملکرد لچ JK تک (بخش دوم) Operation of Single JK Latch P2

• زمان Setup و Hold Setup and Hold Time

• خروجی پیش‌بینی‌پذیر در مقابل غیرپیش‌بینی‌پذیر Predictable Vs Non-Predicatable Output

• نمایش تخطی Setup و Hold در گزارش زمان‌بندی (بخش اول) How Setup and Hold Violation looks in Timing report P1

• نمایش تخطی Setup و Hold در گزارش زمان‌بندی (بخش دوم) How Setup and Hold Violation looks in Timing report P2

• بررسی کد Code

تحلیل مسیر reg2reg Analysis of reg2reg path

• لبه Launch و لبه Latch Launch edge & Latch edge

• زمان رسیدن داده (Data Arrival Time) بخش اول Data Arrival Time P1

• زمان رسیدن داده (Data Arrival Time) بخش دوم Data Arrival Time P2

• چرا برای رسیدن کلاک به رجیستر منبع از حداکثر تاخیر استفاده می‌کنیم؟ Why we consider max delay for clock to reach source reg in Data Arrival time

• زمان مورد نیاز داده (Data Required Time) Data Required Time

• چرا برای زمان مورد نیاز داده از حداقل تاخیر کلاک استفاده می‌کنیم؟ Why we consider min delay for clock in Data Required time

• زمان Setup Slack Setup Slack Time

• چرا مسیرهای Reg2Reg برای تحلیل STA کافی هستند؟ Why Reg2Reg Paths Are Sufficient for Static Timing Analysis ?

تحلیل Setup Slack در مسیر reg2reg Setup Slack Analysis : reg2reg

• اصلاح تاخیر کلاک با CPR Clock delay correction with CPR

• اصلاح عدم قطعیت کلاک Clock Uncertainity Correction

• دستور report_timing_summary بخش اول report_timing_summary P1

• دستور report_timing_summary بخش دوم: WNS report_timing_summary P2 : WNS

• دستور report_timing_summary بخش سوم: WHS report_timing_summary P3 : WHS

• دستور report_timing_summary بخش چهارم: WPWS report_timing_summary P4 : WPWS P1

• دستور report_timing_summary بخش پنجم: Slack report_timing_summary P5 : Slack

• تاخیر کلاک منبع Source Clock Delay

• تاخیر مسیر داده (بخش اول) Data Path Delay P1

• تاخیر مسیر داده (بخش دوم) Data Path Delay P2

• مسیر کلاک مقصد Destination Clock Path

• کج‌شدگی مسیر کلاک (Clock Path Skew) Clock Path Skew

• تحلیل Setup Slack بخش اول Setup Slack P1

• تحلیل Setup Slack بخش دوم Setup Slack P2

• بررسی کد Code

جیتر و عدم قطعیت کلاک Jitter & Clock Uncertainty

• درک مفهوم جیتر کلاک (Clock Jitter) Understanding Clock Jitter

• دستور set_input_jitter set_input_jitter

• تاثیر جیتر بر روی Slack Contribution of Jitter to Slack

• جیتر سیستم System Jitter

• جیتر ورودی Input Jitter

• عدم قطعیت کاربر (User Uncertainty) User Uncertainty

تحلیل Hold Slack در مسیر reg2reg Hold Slack : reg2reg

• تحلیل Hold Slack بخش اول Hold Slack Analysis P1

• تحلیل Hold Slack بخش دوم Hold Slack Analysis P2

• تحلیل Hold Slack بخش سوم Hold Slack Analysis P3

• تحلیل Hold Slack بخش چهارم Hold Slack Analysis P4

• بررسی کد Code

مسیرهای reg2pin reg2pin paths

• درک مفاهیم reg2pin و pin2reg Understanding reg2pin and pin2reg

• تمرکز بر مسیر pin2reg Focus of pin2reg

• تمرکز بر مسیر reg2pin Focus of reg2pin

• نکات کاربردی و دانستنی‌ها Good to Know

• تحلیل Setup در مسیر reg2pin بخش اول Setup Analysis in reg2pin P1

• تحلیل Setup در مسیر reg2pin بخش دوم Setup Analysis in reg2pin P2

• تحلیل Setup در مسیر reg2pin بخش سوم Setup Analysis in reg2pin P3

• تحلیل Setup در مسیر reg2pin بخش چهارم Setup Analysis in reg2pin P4

• تحلیل Setup در مسیر reg2pin بخش پنجم Setup Analysis in reg2pin P5

• تحلیل Hold در مسیر reg2pin بخش اول Hold Analysis in reg2pin P1

• تحلیل Hold در مسیر reg2pin بخش دوم Hold Analysis in reg2pin P2

• بررسی کد Code

مسیرهای pin2reg pin2reg paths

• تحلیل Setup در مسیر pin2reg بخش اول Setup Analysis in pin2reg P1

• تحلیل Setup در مسیر pin2reg بخش دوم Setup Analysis in pin2reg P2

• تحلیل Setup در مسیر pin2reg بخش سوم Setup Analysis in pin2reg P3

• تحلیل Setup در مسیر pin2reg بخش چهارم Setup Analysis in pin2reg P4

• تحلیل Setup در مسیر pin2reg بخش پنجم Setup Analysis in pin2reg P5

• روش‌های محاسبه تحلیل Setup در reg2pin Ways to compute setup analysis in reg2pin

• تحلیل Hold بخش اول Hold Analysis P1

• تحلیل Hold بخش دوم Hold Analysis P2

• روش‌های محاسبه تحلیل Hold در reg2pin Ways to compute Hold analysis in reg2pin

• بررسی کد Code

استخراج تاخیرهای ورودی و خروجی از دیتاشیت‌ها Extracting Input and Output delays from Specification Sheets

• مثال اول Example 1

• مثال دوم Example 2

• مثال سوم Example 3

• مثال چهارم Example 4

• مثال پنجم Example 5

• مثال ششم Example 6