صنعت VLSI به دو شاخه محبوب تقسیم می شود. طراحی سیستم و تایید سیستم Verilog، VHDL انتخاب های محبوب برای اکثر مهندسان طراحی که در این حوزه کار می کنند باقی مانده است. اگرچه، تأیید عملکرد اولیه را می توان با زبان توصیف سخت افزار انجام داد. زبان توصیف سخت افزار دارای قابلیت های محدودی برای انجام تحلیل پوشش کد، تست Corner case و غیره است و در واقع گاهی انجام این بررسی با HDL غیر ممکن می شود.
از این رو زبانهای تأیید تخصصی مانند SystemVerilog به انتخاب اصلی برای تأیید طرح تبدیل میشوند.
ماهیت شی گرا SystemVerilog به ویژگی هایی مانند وراثت، چند شکلی و غیره اجازه می دهد تا قابلیت هایی برای یافتن اشکالات مهم در طراحی که HDL به سادگی نمی تواند پیدا کند را اضافه می کند.
راستیآزمایی در مقایسه با طراحی یک سیستم دیجیتال مطمئناً پیچیدهتر و جالبتر است و از این رو از تعداد زیادی ساختار OOP در مقابل Verilog تشکیل شده است. SystemVerilog یکی از محبوبترین انتخابها در میان Verification Engineer برای تأیید سیستم دیجیتال است. این سفر شما را به متداولترین تکنیکهای مورد استفاده برای نوشتن SystemVerilog Testbench و انجام تأیید تراشهها میبرد. ساختار این دوره به گونه ای است که هرکسی که می خواهد در مورد System Verilog بیاموزد می تواند همه چیز را درک کند. در نهایت، تمرین کلید متخصص شدن است.
رهبر توسعه دهنده FPGA @ FinTech
نمایش نظرات