به این روزها خوش آمدید، گنجاندن ادعاها در تأیید طرح برای تأیید رفتار RTL در برابر مشخصات طراحی رایج است. مستقل از زبان تأیید سخت افزار (HVL) یعنی. Verilog، SystemVerilog، UVM که برای انجام تأیید RTL استفاده می شود، افزودن اظهارات داخل کد تأیید به ردیابی سریع اشکالات کمک می کند. مزیت اصلی استفاده از ادعای SV نسبت به بررسی رفتار مبتنی بر Verilog، اجرای ساده توالی پیچیده است که می تواند زمان و تلاش خوبی را در کدهای مبتنی بر Verilog مصرف کند. ادعای SystemVerilog دارای مجموعه محدودی از اپراتورها است، بنابراین یادگیری آنها دشوار نیست، اما انتخاب یک اپراتور خاص برای برآورده کردن مشخصات طراحی با سالها تجربه همراه است. در این دوره، مجموعهای از مثالها را مرور میکنیم تا پایهای برای انتخاب یک استراتژی ادعایی صحیح برای تأیید رفتار RTL ایجاد کنیم. این ادعا در سه طعم ارائه می شود. ادعای فوری، ادعای فوری معوق، ادعای فوری معوق نهایی، و ادعای همزمان. یک ادعا کدی است که مسئول بررسی رفتار طرح است. راستیآزمایی کامل طرح اساساً شامل تأیید در دامنههای موقت و غیرموقت است. ادعاهای SV فوری و Deferred به ما امکان میدهند تا عملکرد طرح را در منطقه غیر موقت تأیید کنیم و ادعای همزمان به ما امکان میدهد طرح را در منطقه زمانی تأیید کنیم.
به دنیای شگفت انگیز اظهارات SV خوش آمدید. این دوره در مورد اصول ساختارهای ادعایی SV که Vivado به طور بومی پشتیبانی می کند و روش های جایگزین برای اجرای سازه هایی که Vivado هنوز پشتیبانی نمی کند، بحث خواهد کرد.
رهبر توسعه دهنده FPGA @ FinTech
نمایش نظرات