لطفا جهت اطلاع از آخرین دوره ها و اخبار سایت در
کانال تلگرام
عضو شوید.
آموزش VSD - تحلیل زمانبندی استاتیک (STA) - بخش اول
- آخرین آپدیت
دانلود VSD - Static Timing Analysis - I
نکته:
ممکن هست محتوای این صفحه بروز نباشد ولی دانلود دوره آخرین آپدیت می باشد.
نمونه ویدیوها:
توضیحات دوره:
VLSI - بررسیهای ضروری زمانبندی
درک بررسیهای مختلف STA برای بستن زمانبندی (Timing Closure)
توانایی انجام تحلیل کیفی برای طراحیهای واقعی
آشنایی با نحوه عملکرد واقعی STA در صنعت، مطالبی که در هیچ کتابی پیدا نخواهید کرد
تحلیل زمانبندی گامبهگام و ساختاریافته
پیشنیازها: داشتن دانش در مورد جریان طراحی فیزیکی (Physical Design Flow) توصیه میشود
اگر این دانش را ندارید، نگران نباشید. این دوره شما را از مفاهیم پایه تا پیشرفته به صورت ساختاریافته هدایت کرده و علاقه شما را به دنیای طراحی فیزیکی ایجاد میکند
تحلیل زمانبندی استاتیک به طور کلی شامل بررسیهای زمانبندی، محدودیتها (Constraints) و کتابخانه است. گنجاندن همه این موارد در یک دوره باعث حجیم شدن آن میشد، لذا تصمیم گرفتیم آن را در ۳ بخش ارائه دهیم و این بخش اول است: بررسیهای ضروری زمانبندی. این دوره دیدی جامع نسبت به هر بررسی زمانبندی که در حال حاضر در صنعت برای Sign-off انجام میشود، به شما میدهد. همچنین شما را با اصطلاحات پایه زمانبندی که برای دورههای پیشرفته STA ضروری هستند، آشنا میکند.
زمانبندی در هر مرحله از جریان طراحی فیزیکی حضور دارد، اما در این دوره، ما عمدتاً بر زمانبندی Sign-off تمرکز میکنیم، یعنی بررسی تک تک گوشههای طراحی برای یافتن هرگونه تخلف زمانبندی (Timing Violations).
دوره از مفاهیم بسیار ابتدایی شروع شده و با سرعتی متوسط، شما را به سطح پیشرفته میرساند. بنابراین هیچ جای نگرانی برای از دست دادن جزئیات وجود ندارد.
امیدواریم از یادگیری این دوره همانقدر لذت ببرید که ما از ساخت آن لذت بردیم.
یادگیری خوش بگذرد!!
سرفصل ها و درس ها
مقدمه و دستور جلسه
Introduction and agenda
مقدمه
Introduction
آشنایی با مسیر زمانبندی و زمان رسیدن (Arrival Time)
Introduction to timing path and arrival time
آشنایی با زمان مورد نیاز (Required Time) و Slack
Introduction to required time and slack
آشنایی با دستهبندیهای پایه تحلیل Setup و Hold
Introduction to basic categories of setup and hold analysis
آشنایی با بررسی دادهها و زمانبندی لچ (Latch)
Introduction to data check and latch timing
آشنایی با بررسیهای Slew، Load و Clock
Introduction to slew, load and clock checks
مفاهیم اولیه و آشنایی با نمودار زمانبندی
First things first - Introduction to timing graph
تبدیل گیتهای منطقی به نودها
Convert logic gates into nodes
محاسبه زمان رسیدن واقعی (AAT)
Compute actual arrival time (AAT)
محاسبه زمان رسیدن مورد نیاز (RAT)
Compute required arrival time (RAT)
محاسبه Slack و آشنایی با تحلیل GBA و PBA
Compute slack and introduction to GBA-PBA analysis
تبدیل پینها به نودها و محاسبه AAT، RAT و Slack
Convert pins to nodes and compute AAT, RAT and slack
تاخیر Clk به q، تنظیمات کتابخانه، زمان Hold و جیتر
Clk-to-q delay, library setup, hold time and jitter
آشنایی با مدار سطح ترانزیستور برای فلوپها
Introduction to transistor level circuit for flops
عملکرد سطح ترانزیستور در لچهای مثبت و منفی
Negative and positive latch transistor level operation
محاسبه زمان Setup کتابخانه
Library setup time calculation
محاسبه تاخیر Clk q
Clk-q delay calculation
مراحل ایجاد نمودار چشم (Eye Diagram) برای تحلیل جیتر
Steps to create eye diagram for jitter analysis
استخراج جیتر و محاسبه آن در تحلیل زمانبندی Setup
Jitter extraction and accounting in setup timing analysis
گزارشهای متنی زمانبندی و تحلیل Hold
Textual timing reports and hold analysis
تحلیل Setup: تبدیل نمایش گرافیکی به متنی
Setup analysis - graphical to textual representation
تحلیل Hold با کلاکهای واقعی
Hold analysis with real clocks
تحلیل Hold: تبدیل نمایش گرافیکی به متنی
Hold analysis - graphical to textual representation
تغییرات داخل تراشه (OCV)
On-chip variation
منابع تغییرات: اِچینگ (Etching)
Sources of variation - etching
منابع تغییرات: ضخامت اکسید
Sources of variation - oxide thickness
رابطه بین مقاومت، جریان درین و تاخیر
Relationship between resistance, drain current and delay
زمانبندی OCV و حذف بدبینی (Pessimism Removal)
OCV timing and pessimism removal
تحلیل زمانبندی Setup بر پایه OCV
OCV based setup timing analysis
تحلیل زمانبندی Setup پس از حذف بدبینی
Setup timing analysis after pessimism removal
تحلیل زمانبندی Hold بر پایه OCV
OCV based hold timing analysis
تحلیل زمانبندی Hold پس از حذف بدبینی
Hold timing analysis after pessimism removal
جمعبندی
Conclusion
جمعبندی و موضوعات بعدی!!
Conclusion and next topics!!
متخصص دیجیتال و ورود به سیستم در VLSI System Design (VSD) Kunal Ghosh مدیر و بنیانگذار VLSI System Design (VSD) Corp. Pvt است. پیش از راه اندازی VSD در سال 2017 ، کونال چندین سمت مدیریت فنی در واحد تجاری تراشه تست کوالکام داشت. وی در سال 2010 به کوالکام پیوست. وی طراحی فیزیکی و توسعه جریان STA تراشه های 28 نانومتری ، 16 نانومتری را هدایت کرد. در سال 2013 ، وی به عنوان مهندس برنامه فروش عمده ابزار Tempus STA به کادنس پیوست. کونال دارای مدرک کارشناسی ارشد مهندسی برق از انستیتوی فناوری هند (IIT) ، بمبئی ، هند و متخصص در زمینه طراحی VLSI و فناوری نانو است.
دست در دست فناوری @
1) MSM (تراشه های حالت ایستگاه موبایل) - تراشه های MSM برای مدولاسیون / تغییر شکل CDMA استفاده می شوند. این شامل DSP و ریز پردازنده ها برای اجرای برنامه هایی مانند مرور وب ، کنفرانس ویدیویی ، خدمات چندرسانه ای و غیره است.
2) تراشه های تست حافظه - تراشه های تست حافظه برای تأیید عملکرد حافظه سفارشی / کامپایلر 28 نانومتری و همچنین مشخص کردن زمان ، قدرت و بازده آنها استفاده می شود.
3) تراشه های تست DDR-PHY - تراشه های تست DDR-PHY اساساً برای انتقال داده با سرعت بالا آزمایش می شوند
نمایش نظرات