نوشتن میزهای تست Verilog پس از تکمیل طراحی RTL همیشه سرگرم کننده است. می توانید به مشتریان اطمینان دهید که در سناریوهای آزمایش شده طرح بدون اشکال خواهد بود. از آنجایی که پیچیدگی سیستم روز به روز در حال افزایش است، System Verilog به دلیل قابلیت های قدرتمند و قابلیت استفاده مجدد که به مهندسان تأیید کمک می کند تا به سرعت باگ های پنهان را پیدا کنند، به گزینه ای برای تأیید تبدیل می شود. سیستم Verilog از رویکرد ساختاری عقب مانده است در حالی که UVM برای تشکیل یک اسکلت عمومی بسیار سخت کار می کند. افزودن پایگاه داده پیکربندی، روشی را که در گذشته با زبان تأیید کار میکردیم تغییر میدهد. در عرض چند سال، مهندسان تأیید قابلیتهای UVM را تشخیص دادند و UVM را به عنوان یک استاندارد واقعی برای تأیید طراحی RTL پذیرفتند. UVM یک دوره طولانی در دامنه تأیید خواهد داشت، بنابراین یادگیری UVM به متقاضیان VLSI کمک می کند تا در این حوزه شغلی را دنبال کنند.
در این دوره، اصول متدولوژی تأیید جهانی بحث خواهد شد. این یک دوره مبتنی بر آزمایشگاه است که به گونهای طراحی شده است که هر کسی بدون تجربه قبلی OOPS یا سیستم Verilog بتواند بلافاصله شروع به نوشتن اجزای UVM مانند Transaction، Generator، Sequencer، Driver، مانیتور، Scoreboard، Agent، Environment، Test کند. تمرینهای کدنویسی متعدد، پروژهها و مثالهای ساده در طول دوره برای ایجاد پایههای قوی UVM استفاده میشوند.
رهبر توسعه دهنده FPGA @ FinTech
نمایش نظرات