آموزش VSD - تحلیل زمان‌بندی استاتیک (STA) - بخش دوم - آخرین آپدیت

دانلود VSD - Static Timing Analysis - II

نکته: ممکن هست محتوای این صفحه بروز نباشد ولی دانلود دوره آخرین آپدیت می باشد.
نمونه ویدیوها:
توضیحات دوره: VLSI - تحلیل زمان‌بندی تراشه خود را به صورت رایگان انجام دهید دانشجویان قادر خواهند بود یک تحلیل کامل زمان‌بندی استاتیک تراشه را با هزینه صفر انجام دهند، زیرا طراحی‌ها و ابزارهای مورد استفاده در این دوره متن‌باز (Open Source) هستند. دانشجویان قدرت ابزارهای EDA متن‌باز مانند Opentimer را که در این دوره استفاده شده است، درک کرده و در توسعه آن‌ها مشارکت کنند. با دانش و مفاهیم این دوره، دانشجویان می‌توانند به راحتی ابزارهای تجاری را نیز کاوش کنند. مدیریت کامل فرآیند Sign-off زمان‌بندی تراشه. پیش نیازها: برای شروع این دوره، گذراندن کامل دوره تحلیل زمان‌بندی استاتیک - بخش اول الزامی است و هیچ استثنایی پذیرفته نمی‌شود. آشنایی با جریان طراحی فیزیکی (Physical Design Flow) و سنتز درخت ساعت (CTS) مفید خواهد بود.

در دوره تحلیل زمان‌بندی استاتیک - بخش اول، ما شما را با بررسی‌های اساسی و ضروری زمان‌بندی مانند CPPR، GBA، PBA و غیره آشنا کردیم. در این دوره، تمرکز ما بر کاربرد این مفاهیم روی تراشه‌های واقعی با استفاده از ابزار STA متن‌باز به نام 'Opentimer' است. برای به کار انداختن این ابزار نیاز به مقدار زیادی تمرین و تکالیف است، اما با مشاهده قدرت این ابزار متن‌باز، متوجه خواهید شد که این تلاش‌ها کاملاً ارزشمند است.

چرا ارزشمند است؟ زیرا اکنون می‌توانید تحلیل تراشه خود را با هزینه صفر و مستقیماً از خانه انجام دهید. آیا این همان آزادی است که به دنبالش بودیم؟ در دوره‌های پیشرفته من، از جمله این دوره، تمرکز اصلی بر نحوه تحلیل تراشه‌های پیچیده مانند کنترلر USB یا DDR با استفاده از Opentimer است.

ابزار Opentimer توسط Tsung-Wei Huang و پروفسور Martin D. F. Wong در دانشگاه ایلینوی در اربانا-شمپین (UIUC) آمریکا توسعه یافته است. این ابزار از ویژگی‌های مهمی مانند PBA، CPPR، تحلیل مبتنی بر بلوک و بسیاری موارد دیگر پشتیبانی می‌کند.

من در این دوره از این ابزار برای توضیح مفاهیم بخش اول STA و همچنین برای برخی تحلیل‌های رابط (Interface Analysis) که در این دوره بررسی خواهیم کرد، استفاده می‌کنم.

امیدوارم از یادگیری این دوره همان‌قدر لذت ببرید که ما از ساخت آن لذت بردیم.

یادگیری خوشی داشته باشید!!


سرفصل ها و درس ها

مقدمه‌ای بر STA 2 و ابزار Opentimer Introduction to sta-2 and opentimer tool

  • مقدمه‌ای بر تحلیل زمان‌بندی استاتیک 2 Introduction to sta-2

  • آشنایی با Opentimer، تعریف Netlist و ایجاد فایل my_run.tcl Introduction to opentimer, netlist definition and my_run.tcl creation

دستورات ایجاد محدودیت‌ها (Constraints) برای Opentimer Constraints creation commands for Opentimer

  • ایجاد کلاک و تعاریف زمان رسیدن کلاک (Arrival Time) Clock creation and clock arrival time definitions

  • محدودیت‌های تأخیر ورودی برای تحلیل Setup/Hold رابط Input delay constraints for interface setup/hold analysis

  • محدودیت‌های Slew کلاک و Slew داده‌ها Clock slew and data slew constraints

  • محدودیت‌های بار خروجی (Output Load) و تأخیر خروجی Output load and output delay constraints

  • فایل my_run.tcl برای آزمایشات فوق my_run.tcl for above experiments

تحلیل کامل Reg2Reg با استفاده از ابزار OpenTimer Full reg2reg analysis using OpenTimer tool

  • مبانی محاسبه زمان رسیدن واقعی (AAT) و زمان رسیدن مورد نیاز (RAT) Actual arrival time (AAT) and required arrival time (RAT) calculation basics

  • فایل my_netlist.v برای درس فوق my_netlist.v for above lecture

  • فایل my_netlist.timing برای درس فوق my_netlist.timing for above lecture

  • محاسبه Slack، بدبینانه کردن (CPPR) و دستور تغییر مهندسی (ECO) Slack compute, pesimissim (cppr) and engineering change order (eco)

  • فایل به‌روزرسانی شده my_netlist.v برای درس فوق updated my_netlist.v for above lecture

  • فایل به‌روزرسانی شده my_netlist.timing برای درس فوق updated my_netlist.timing for above lecture

  • فایل blank.spef blank.spef

تحلیل رابط (Interface Analysis) Interface analysis

  • مقدمه‌ای بر تحلیل رابط (Interface Analysis) Introduction to interface analysis

  • مورد اول: تأخیر C2Q و تأخیر ترکیبی برای ورودی مشخص است Case1 : C2Q and combinational delay for input is known

  • مورد دوم: مشخصات شکل موج ورودی داده شده است Case2 : Input waveform specifications given

  • مورد سوم: setup_time، hold_time و تأخیر ترکیبی برای خروجی مشخص است Case 3 : setup_time, hold_time and combinational delay for output is known

  • اصلاح Hold با ECO و مورد چهارم: مشخصات شکل موج خروجی مشخص است Hold fixing ECO and Case 4: Output waveform specifications known

  • فایل به‌روزرسانی شده my_netlist.v و اسکریپت Hold ECO برای تحلیل رابط updated my_netlist.v and hold eco script for above interface analysis

  • مورد پنجم: تحلیل رابط منبع-همگام (Source Synchronous) برای Setup Case 5 : Source synchronous interface analysis for setup

  • تحلیل Setup رابط منبع-همگام در ابزار Opentimer Source synchronous interface setup analysis in Opentimer tool

  • تحلیل Hold رابط منبع-همگام Source synchronous interface hold analysis

تحلیل Clock Gating Clock gating analysis

  • مقدمه‌ای بر تحلیل Clock Gating Introduction to clock gating analysis

  • تحلیل Clock Gating فعال-بالا (Active High) Active high clock gating analysis

  • تحلیل Clock Gating فعال-پایین (Active Low) Active low clock gating analysis

  • تکنیک Clock Gating مبتنی بر Latch Latch based clock gating technique

  • سلول Integrated Clock Gating (ICG) Integrated clock gating (ICG) cell

بررسی‌های ناهمگام (Asynchronous) و داده‌ها Asynchronous and data checks

  • مبانی تکنیک طراحی Reset ناهمگام Inception of asynchronous reset design technique

  • نحوه رفع مشکل Deassertion ریست توسط همگام‌سازهای ریست How reset synchronizers resolves reset deassertion

  • بررسی Setup و Hold داده به داده (Data to Data) Data-to-data setup and hold check

  • بررسی حداقل عرض پالس (Min Pulse Width) در ترتیبی و درخت کلاک Sequential and clock tree min pulse width check

زمان‌بندی Latch و تحلیل Load/Slew Latch timing and load/slew analysis

  • مقدمه‌ای بر رفتار Latch مثبت و منفی Introduction to positive and negative latch behavior

  • مسیر Reg2Latch با مثال‌های 'قرض زمان' (Time Borrow) و 'زمان داده شده' Reg2Latch path with 'time borrow' and 'time given' examples

  • مقدمه‌ای بر انواع مختلف توان (Power) Introduction to different kinds of power

  • بخش مربوط به دوره CTS: وابستگی متقابل Load و Slew (Snippet for CTS course) Load and slew inter-dependence

جمع‌بندی Conclusion

  • جمع‌بندی، سپاسگزاری و گام‌های بعدی!!! Conclusion, acknowledgements and what next!!!

نمایش نظرات

آموزش VSD - تحلیل زمان‌بندی استاتیک (STA) - بخش دوم
جزییات دوره
4 hours
37
Udemy (یودمی) Udemy (یودمی)
(آخرین آپدیت)
5,510
4.1 از 5
دارد
دارد
دارد
Kunal Ghosh
جهت دریافت آخرین اخبار و آپدیت ها در کانال تلگرام عضو شوید.

Google Chrome Browser

Internet Download Manager

Pot Player

Winrar

Kunal Ghosh Kunal Ghosh

متخصص دیجیتال و ورود به سیستم در VLSI System Design (VSD) Kunal Ghosh مدیر و بنیانگذار VLSI System Design (VSD) Corp. Pvt است. پیش از راه اندازی VSD در سال 2017 ، کونال چندین سمت مدیریت فنی در واحد تجاری تراشه تست کوالکام داشت. وی در سال 2010 به کوالکام پیوست. وی طراحی فیزیکی و توسعه جریان STA تراشه های 28 نانومتری ، 16 نانومتری را هدایت کرد. در سال 2013 ، وی به عنوان مهندس برنامه فروش عمده ابزار Tempus STA به کادنس پیوست. کونال دارای مدرک کارشناسی ارشد مهندسی برق از انستیتوی فناوری هند (IIT) ، بمبئی ، هند و متخصص در زمینه طراحی VLSI و فناوری نانو است. دست در دست فناوری @ 1) MSM (تراشه های حالت ایستگاه موبایل) - تراشه های MSM برای مدولاسیون / تغییر شکل CDMA استفاده می شوند. این شامل DSP و ریز پردازنده ها برای اجرای برنامه هایی مانند مرور وب ، کنفرانس ویدیویی ، خدمات چندرسانه ای و غیره است. 2) تراشه های تست حافظه - تراشه های تست حافظه برای تأیید عملکرد حافظه سفارشی / کامپایلر 28 نانومتری و همچنین مشخص کردن زمان ، قدرت و بازده آنها استفاده می شود. 3) تراشه های تست DDR-PHY - تراشه های تست DDR-PHY اساساً برای انتقال داده با سرعت بالا آزمایش می شوند