با استفاده از Xilinx Vivado 2020.2
با پیاده سازی مدارهای دیجیتال ترکیبی/متوالی و میزهای تست، یک پایه زبان Verilog قوی بسازید
راهنمای گام به گام از ابتدا
مبانی ساختارهای زبانی SystemVerilog
تأیید تجهیزات جانبی رایج، حافظه ها و پروتکل اتوبوس
از یک متخصص با بیش از 15 سال سابقه. اصول طراحی هسته برای VLSI، Soc، پردازنده و FPGA. جایگزین VHDL
SOC، تجزیه و تحلیل زمان استاتیک، سنتز، FPGA، منطق، ECOs، HDL، طراحی دیجیتال، تقاطع دامنه ساعت، طراحی کم مصرف
راهنمای گام به گام SystemVerilog